主分类：芯片设计与验证
来源 JD 数据（旧分类保留，当前主分类见上方）
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"job": {
"job_title": "达摩院-SOC时钟/复位/低功耗专家-RISC V及生态",
"job_level": "专家",AI生成
"work_category": "全职",AI生成
"department": "阿里集团",
"location": "杭州 / 上海",
"work_mode": "未披露",AI生成
"job_category": "技术-芯片"AI生成
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"company": {
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"company_industry": "电子商务 / 云计算 / 人工智能",
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"company_description": "阿里巴巴集团面向消费者和企业提供电子商务、云计算及人工智能服务。"
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"degree": "本科及以上学历",
"language": "未披露",AI生成
"visa_support": "未披露",
"responsibilities": "• 参与SoC低功耗架构方案制定，负责SoC电源域划分和控制、动态调压调频等设计实现。\n• 参与全芯片时钟复位方案制定，负责时钟/复位相关IP交付。\n• 使用功耗分析工具进行功耗建模/仿真。\n• 熟悉UPF标准，具备复杂低功耗方案的UPF实现经验。\n• 协同物理设计工程师进行SoC功耗/电源评估和优化工作。",
"requirements_text": "• 电子、计算机等相关专业，本科及以上学历，3～8年SoC前端设计经验。\n• 扎实的RTL逻辑设计及编码能力，熟悉Verilog/System Verilog硬件描述语言。\n• 熟悉Verdi、CLP、VCLP、Spyglass Power、VCST、Power Artist、PTPX等EDA工具使用。\n• 熟悉低功耗设计方法学，包括电源域划分、动态电压频率调节（DVFS）及功耗优化。\n• 具备时钟/复位设计，以及相关IP（如PLL，Sensor等）集成开发经验。\n• 良好的团队协作精神，能够跨部门协同验证、中/后端团队完成芯片开发任务。",
"skills": [AI生成
"Verilog",
"团队协作"
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"job_highlights": "未披露"
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"fulltext": "达摩院-SOC时钟/复位/低功耗专家-RISC V及生态\n达摩院-SOC时钟/复位/低功耗专家-RISC V及生态\n\n基础信息\n职位类别：技术-芯片\n工作地点：杭州 / 上海\n\n职位描述\n• 参与SoC低功耗架构方案制定，负责SoC电源域划分和控制、动态调压调频等设计实现。\n• 参与全芯片时钟复位方案制定，负责时钟/复位相关IP交付。\n• 使用功耗分析工具进行功耗建模/仿真。\n• 熟悉UPF标准，具备复杂低功耗方案的UPF实现经验。\n• 协同物理设计工程师进行SoC功耗/电源评估和优化工作。\n\n职位要求\n• 电子、计算机等相关专业，本科及以上学历，3～8年SoC前端设计经验。\n• 扎实的RTL逻辑设计及编码能力，熟悉Verilog/System Verilog硬件描述语言。\n• 熟悉Verdi、CLP、VCLP、Spyglass Power、VCST、Power Artist、PTPX等EDA工具使用。\n• 熟悉低功耗设计方法学，包括电源域划分、动态电压频率调节（DVFS）及功耗优化。\n• 具备时钟/复位设计，以及相关IP（如PLL，Sensor等）集成开发经验。\n• 良好的团队协作精神，能够跨部门协同验证、中/后端团队完成芯片开发任务。\n• 参与SoC低功耗架构方案制定，负责SoC电源域划分和控制、动态调压调频等设计实现。\n• 参与全芯片时钟复位方案制定，负责时钟/复位相关IP交付。\n• 使用功耗分析工具进行功耗建模/仿真。\n• 熟悉UPF标准，具备复杂低功耗方案的UPF实现经验。\n• 协同物理设计工程师进行SoC功耗/电源评估和优化工作。\n• 电子、计算机等相关专业，本科及以上学历，3～8年SoC前端设计经验。\n• 扎实的RTL逻辑设计及编码能力，熟悉Verilog/System Verilog硬件描述语言。\n• 熟悉Verdi、CLP、VCLP、Spyglass Power、VCST、Power Artist、PTPX等EDA工具使用。\n• 熟悉低功耗设计方法学，包括电源域划分、动态电压频率调节（DVFS）及功耗优化。\n• 具备时钟/复位设计，以及相关IP（如PLL，Sensor等）集成开发经验。\n• 良好的团队协作精神，能够跨部门协同验证、中/后端团队完成芯片开发任务。",
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