主分类：芯片设计与验证
来源 JD 数据（旧分类保留，当前主分类见上方）
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"job": {
"job_title": "达摩院-CPU物理设计及集成实现工程师-RISC V及生态",
"job_level": "未披露",AI生成
"work_category": "全职",AI生成
"department": "阿里集团",
"location": "杭州 / 上海",
"work_mode": "未披露",AI生成
"job_category": "技术-芯片"AI生成
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"company": {
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"company_industry": "电子商务 / 云计算 / 人工智能",
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"company_description": "阿里巴巴集团面向消费者和企业提供电子商务、云计算及人工智能服务。"
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"compensation": {
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"benefits": "未披露"
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"degree": "本科及以上学历",
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"responsibilities": "1.与CPU设计者密切合作，进行关键时序路径的分析与逻辑电路优化；\n2.前后端协同设计，持续提升CPU PPA性能指标；\n3.CPU Core的物理设计与交付，达到产品指标要求； \n4.CPU 集成实现工程师（中端）综合实现",
"requirements_text": "1. 具有CPU/GPU/AI Core物理设计及实现经验优先；\n2. 与CPU设计者密切合作，进行逻辑优化，持续提升CPU PPA指标；\n3. 精通后端物理实现工具的使用，如Genus/iSpatial/Innovus, DC/ICC2/Fusion Compiler等，包括复杂时钟树的实现方法，Scripting能力（Tcl/Python/Perl）；\n4. 熟悉sdc 约束，cdc (异步电路)，CRG (clocking, reset), 熟悉upf编写、低功耗实现及其流程，mem compiler 使用，特别是集成实现（中端）方向；\n5. 熟悉功耗优化尤其是综合及PR实现层面的低功耗优化方法；PTPX power 分析专家，熟悉gatesim （门仿）；\n6. 先进工艺 tapeout 经验优先。完整sign-off 流程，starRC, block STA，full-chip timing 收敛, IR/EM, PV (Caliber or ICV), ECO flow, formal 等 ；\n7. 三年以上经验，中级/高级各个级别职位。本科及以上学历。微电子/半导体/集成电路/电子/计算机工程等专业优先，理解数字电路, sram, 逻辑设计，计算机基本架构/微架构优先；\n8. 自我驱动力强，注重细节，良好的分析能力、沟通与表达能力，团队合作。",
"skills": [AI生成
"Python",
"数字电路",
"团队协作",
"分析能力"
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"preferred_qualifications": "1. 具有CPU/GPU/AI Core物理设计及实现经验优先；6. 先进工艺 tapeout 经验优先；微电子/半导体/集成电路/电子/计算机工程等专业优先，理解数字电路, sram, 逻辑设计，计算机基本架构/微架构优先",
"job_highlights": "未披露"
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"contact": {
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"fulltext": "达摩院-CPU物理设计及集成实现工程师-RISC V及生态\n达摩院-CPU物理设计及集成实现工程师-RISC V及生态\n\n基础信息\n职位类别：技术-芯片\n工作地点：杭州 / 上海\n\n职位描述\n1.与CPU设计者密切合作，进行关键时序路径的分析与逻辑电路优化；\n2.前后端协同设计，持续提升CPU PPA性能指标；\n3.CPU Core的物理设计与交付，达到产品指标要求； \n4.CPU 集成实现工程师（中端）综合实现\n\n职位要求\n1. 具有CPU/GPU/AI Core物理设计及实现经验优先；\n2. 与CPU设计者密切合作，进行逻辑优化，持续提升CPU PPA指标；\n3. 精通后端物理实现工具的使用，如Genus/iSpatial/Innovus, DC/ICC2/Fusion Compiler等，包括复杂时钟树的实现方法，Scripting能力（Tcl/Python/Perl）；\n4. 熟悉sdc 约束，cdc (异步电路)，CRG (clocking, reset), 熟悉upf编写、低功耗实现及其流程，mem compiler 使用，特别是集成实现（中端）方向；\n5. 熟悉功耗优化尤其是综合及PR实现层面的低功耗优化方法；PTPX power 分析专家，熟悉gatesim （门仿）；\n6. 先进工艺 tapeout 经验优先。完整sign-off 流程，starRC, block STA，full-chip timing 收敛, IR/EM, PV (Caliber or ICV), ECO flow, formal 等 ；\n7. 三年以上经验，中级/高级各个级别职位。本科及以上学历。微电子/半导体/集成电路/电子/计算机工程等专业优先，理解数字电路, sram, 逻辑设计，计算机基本架构/微架构优先；\n8. 自我驱动力强，注重细节，良好的分析能力、沟通与表达能力，团队合作。\n1.与CPU设计者密切合作，进行关键时序路径的分析与逻辑电路优化；\n2.前后端协同设计，持续提升CPU PPA性能指标；\n3.CPU Core的物理设计与交付，达到产品指标要求； \n4.CPU 集成实现工程师（中端）综合实现\n1. 具有CPU/GPU/AI Core物理设计及实现经验优先；\n2. 与CPU设计者密切合作，进行逻辑优化，持续提升CPU PPA指标；\n3. 精通后端物理实现工具的使用，如Genus/iSpatial/Innovus, DC/ICC2/Fusion Compiler等，包括复杂时钟树的实现方法，Scripting能力（Tcl/Python/Perl）；\n4. 熟悉sdc 约束，cdc (异步电路)，CRG (clocking, reset), 熟悉upf编写、低功耗实现及其流程，mem compiler 使用，特别是集成实现（中端）方向；\n5. 熟悉功耗优化尤其是综合及PR实现层面的低功耗优化方法；PTPX power 分析专家，熟悉gatesim （门仿）；\n6. 先进工艺 tapeout 经验优先。完整sign-off 流程，starRC, block STA，full-chip timing 收敛, IR/EM, PV (Caliber or ICV), ECO flow, formal 等 ；\n7. 三年以上经验，中级/高级各个级别职位。本科及以上学历。微电子/半导体/集成电路/电子/计算机工程等专业优先，理解数字电路, sram, 逻辑设计，计算机基本架构/微架构优先；\n8. 自我驱动力强，注重细节，良好的分析能力、沟通与表达能力，团队合作。",
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