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        "visa_support": "未披露",
        "responsibilities": "作为物理设计团队的一员，你将参与打造基于先进工艺的下一代服务器SoC芯片，一方面将驱动整个RTL2GDS的物理设计交付流程，包括 Floorplan, Synthesis, P&R, Timing, PI, Power 以及Sign-offs；另一方面也将专注于芯片PPA（性能、功耗、面积）的优化工作。\n工作职责包括但不限于以下几个方面:\u2028\n* 在先进工艺节点上实现复杂的CPU模块；\n* 与架构师及设计人员密切合作进行PPA的优化；\n* 交付流程涵盖：Floor planning，physical-aware synthesis, equivalence checks, partitioning, IO assignment and IP integration, power grid, P&R, CTS, timing closure, power analysis等\n* 设计和实现Timing ECO并完成tapeout 签核 （sign-offs)\n* 优化改进芯片物理设计流程和方法学；",
        "requirements_text": "电子工程/微电子/VLSI等相关专业学士或硕士，3年以上RTL2GDS项目经验；\n*熟悉先进工艺节点、半导体器件、超大规模集成电路、定制化库及优化工作；\n*具有高性能CPU物理设计经验，熟悉处理器微架构、逻辑设计和计算单元（加法器/乘法器等）等方面经验者优先；\n*熟悉先进的时钟树、电源规划及电源完整性方面的开发技能；\n*在先进工艺节点上具有相对大型设计（>10m Flops）的项目经验，具备高性能低功耗方面的优化技能经验；\n*熟悉DVFS、DFT、DFY、DFM者优先； \n*熟悉RTL级和门级网表功耗分析、EMIR分析及修复者优先；\n有使用以下工具的量产投片经验者优先:\n*Cadence Innovus and/or Synopsys ICC2 -> Cadence Innovus or Synopsys ICC2/Fusion Compiler\n*Synthesis: Synopsys DC/DCG and/or Genus/iSpatial\n*Formal Verification: Synopsys Formality and/or Cadence LEC\n*Extraction: StarRC\n*STA: Primetime-DMSA\n*PI: Apache Redhawk or Cadence Voltus\n*Physical Verification: Synopsys ICV, Mentor Calibre\n*Power: powerPro/Joules, PTPX\n*Scripting: TCL/Perl is required, Python is a plus",
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    "fulltext": "平头哥-CPU物理设计专家-北京\n平头哥-CPU物理设计专家-北京\n\n基础信息\n职位类别：技术-芯片\n工作地点：北京\n\n职位描述\n作为物理设计团队的一员，你将参与打造基于先进工艺的下一代服务器SoC芯片，一方面将驱动整个RTL2GDS的物理设计交付流程，包括 Floorplan, Synthesis, P&R, Timing, PI, Power 以及Sign-offs；另一方面也将专注于芯片PPA（性能、功耗、面积）的优化工作。\n工作职责包括但不限于以下几个方面:\u2028\n* 在先进工艺节点上实现复杂的CPU模块；\n* 与架构师及设计人员密切合作进行PPA的优化；\n* 交付流程涵盖：Floor planning，physical-aware synthesis, equivalence checks, partitioning, IO assignment and IP integration, power grid, P&R, CTS, timing closure, power analysis等\n* 设计和实现Timing ECO并完成tapeout 签核 （sign-offs)\n* 优化改进芯片物理设计流程和方法学；\n\n职位要求\n电子工程/微电子/VLSI等相关专业学士或硕士，3年以上RTL2GDS项目经验；\n*熟悉先进工艺节点、半导体器件、超大规模集成电路、定制化库及优化工作；\n*具有高性能CPU物理设计经验，熟悉处理器微架构、逻辑设计和计算单元（加法器/乘法器等）等方面经验者优先；\n*熟悉先进的时钟树、电源规划及电源完整性方面的开发技能；\n*在先进工艺节点上具有相对大型设计（>10m Flops）的项目经验，具备高性能低功耗方面的优化技能经验；\n*熟悉DVFS、DFT、DFY、DFM者优先； \n*熟悉RTL级和门级网表功耗分析、EMIR分析及修复者优先；\n有使用以下工具的量产投片经验者优先:\n*Cadence Innovus and/or Synopsys ICC2 -> Cadence Innovus or Synopsys ICC2/Fusion Compiler\n*Synthesis: Synopsys DC/DCG and/or Genus/iSpatial\n*Formal Verification: Synopsys Formality and/or Cadence LEC\n*Extraction: StarRC\n*STA: Primetime-DMSA\n*PI: Apache Redhawk or Cadence Voltus\n*Physical Verification: Synopsys ICV, Mentor Calibre\n*Power: powerPro/Joules, PTPX\n*Scripting: TCL/Perl is required, Python is a plus\n作为物理设计团队的一员，你将参与打造基于先进工艺的下一代服务器SoC芯片，一方面将驱动整个RTL2GDS的物理设计交付流程，包括 Floorplan, Synthesis, P&R, Timing, PI, Power 以及Sign-offs；另一方面也将专注于芯片PPA（性能、功耗、面积）的优化工作。\n工作职责包括但不限于以下几个方面:\u2028\n* 在先进工艺节点上实现复杂的CPU模块；\n* 与架构师及设计人员密切合作进行PPA的优化；\n* 交付流程涵盖：Floor planning，physical-aware synthesis, equivalence checks, partitioning, IO assignment and IP integration, power grid, P&R, CTS, timing closure, power analysis等\n* 设计和实现Timing ECO并完成tapeout 签核 （sign-offs)\n* 优化改进芯片物理设计流程和方法学；\n电子工程/微电子/VLSI等相关专业学士或硕士，3年以上RTL2GDS项目经验；\n*熟悉先进工艺节点、半导体器件、超大规模集成电路、定制化库及优化工作；\n*具有高性能CPU物理设计经验，熟悉处理器微架构、逻辑设计和计算单元（加法器/乘法器等）等方面经验者优先；\n*熟悉先进的时钟树、电源规划及电源完整性方面的开发技能；\n*在先进工艺节点上具有相对大型设计（>10m Flops）的项目经验，具备高性能低功耗方面的优化技能经验；\n*熟悉DVFS、DFT、DFY、DFM者优先； \n*熟悉RTL级和门级网表功耗分析、EMIR分析及修复者优先；\n有使用以下工具的量产投片经验者优先:\n*Cadence Innovus and/or Synopsys ICC2 -> Cadence Innovus or Synopsys ICC2/Fusion Compiler\n*Synthesis: Synopsys DC/DCG and/or Genus/iSpatial\n*Formal Verification: Synopsys Formality and/or Cadence LEC\n*Extraction: StarRC\n*STA: Primetime-DMSA\n*PI: Apache Redhawk or Cadence Voltus\n*Physical Verification: Synopsys ICV, Mentor Calibre\n*Power: powerPro/Joules, PTPX\n*Scripting: TCL/Perl is required, Python is a plus",
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