{
    "schema_version": "via_ai_product_manager_jobs_v1",
    "data_type": "ai_product_manager_jobs",
    "job": {
        "job_title": "平头哥-模拟建模高级工程师/专家-上海",
        "job_level": "专家",AI生成
        "work_category": "全职",AI生成
        "department": "阿里集团",
        "location": "上海",
        "work_mode": "未披露",AI生成
        "job_category": "技术-芯片"AI生成
    },
    "company": {
        "company_name": "平头哥",
        "company_industry": "半导体 / 芯片设计",
        "company_size": "未披露",
        "company_website": "alibaba.com",
        "company_description": "平头哥研发计算、存储及网络芯片，为人工智能基础设施提供支持。"
    },
    "compensation": {
        "salary_range": {
            "min": "",
            "max": "",
            "currency": "未披露",
            "cycle": "未披露"
        },
        "benefits": "未披露"
    },
    "requirements": {
        "working_years": 5,
        "degree": "学历与经验：本科/硕士及以上学历",
        "language": "未披露",AI生成
        "visa_support": "未披露",
        "responsibilities": "1.负责高速模拟/混合信号IP的建模工作，包括但不限于PLL、DLL、CDR、SerDes、ADC/DAC、PHY等模块的行为级/结构级模型开发，支持前仿、后仿及数模混合仿真；\n2.构建高精度、可配置、可重用的Behavior model和Leaf Model，用于系统级验证、性能评估和功耗分析，支持VCS/Xcelium等主流仿真工具；\n3.实现关键物理效应建模，如温度漂移skew、电源噪声、工艺角变化、亚稳态、时钟抖动、非理想器件特性等，提升模型对真实芯片行为的逼近度；\n4.与验证团队协作，提供自动化验证脚本、断言、覆盖率模型，支持UVM验证框架下的功能覆盖与场景生成；\n5.参与建模规范制定与技术文档编写，推动建模流程标准化、自动化，提升团队整体建模效率与质量。",
        "requirements_text": "1. 学历与经验：本科/硕士及以上学历，电子工程、微电子、集成电路、计算机等相关专业；至少5年模拟/混合信号建模或验证相关工作经验。\n2. 建模能力：熟悉SystemVerilog、Verilog-AMS、SVA、VHDL-AMS等建模语言；精通行为级建模（Behavioral Model）、系统级建模（Matlab Model）、LeafModel开发；熟悉常见模拟IP（PLL、DLL、CDR、SerDes、ADC/DAC等）的工作原理与建模方法。\n3. 仿真与验证：熟悉Spectre、 VCS、Xcelium等仿真工具；熟悉UVM验证方法学，能编写自动化验证脚本、断言、coverage model。\n4. 加分项：有实际项目经验：如SerDes建模、DDR PHY建模、高速接口建模、温度/电压敏感建模等；熟悉SPICE模型转换、Liberty/SDF约束、SDC时序建模者优先；有模拟电路设计背景或仿真经验者优先。\n5. 软性素质：具备良好的沟通表达能力，能够清晰阐述建模思路与技术方案；具备自我驱动能力，乐于学习新技术，善于团队协作与知识分享；乐观向上，抗压能力强，能在快节奏环境中高效交付成果。",
        "skills": [AI生成
            "MATLAB",
            "Verilog",
            "SystemVerilog",
            "电路设计",
            "模拟电路",
            "团队协作",
            "沟通表达",
            "建模"
        ],
        "preferred_qualifications": "4. 加分项：有实际项目经验：如SerDes建模、DDR PHY建模、高速接口建模、温度/电压敏感建模等；熟悉SPICE模型转换、Liberty/SDF约束、SDC时序建模者优先；有模拟电路设计背景或仿真经验者优先",
        "job_highlights": "未披露"
    },
    "contact": {
        "recruiter_name": "未披露",
        "contact_methods": [
            {
                "type": "apply_link",
                "value": "https://recruitment.t-head.cn/off-campus/position-detail?positionId=100018020001"
            }
        ]
    },
    "posting": {
        "posting_id": "100018020001",
        "post_date": "2026-09-09",
        "hire_time": "未披露",
        "update_date": "20260917",
        "job_url": "https://recruitment.t-head.cn/off-campus/position-detail?positionId=100018020001"
    },
    "fulltext": "平头哥-模拟建模高级工程师/专家-上海\n平头哥-模拟建模高级工程师/专家-上海\n\n基础信息\n职位类别：技术-芯片\n工作地点：上海\n\n职位描述\n1.负责高速模拟/混合信号IP的建模工作，包括但不限于PLL、DLL、CDR、SerDes、ADC/DAC、PHY等模块的行为级/结构级模型开发，支持前仿、后仿及数模混合仿真；\n2.构建高精度、可配置、可重用的Behavior model和Leaf Model，用于系统级验证、性能评估和功耗分析，支持VCS/Xcelium等主流仿真工具；\n3.实现关键物理效应建模，如温度漂移skew、电源噪声、工艺角变化、亚稳态、时钟抖动、非理想器件特性等，提升模型对真实芯片行为的逼近度；\n4.与验证团队协作，提供自动化验证脚本、断言、覆盖率模型，支持UVM验证框架下的功能覆盖与场景生成；\n5.参与建模规范制定与技术文档编写，推动建模流程标准化、自动化，提升团队整体建模效率与质量。\n\n职位要求\n1. 学历与经验：本科/硕士及以上学历，电子工程、微电子、集成电路、计算机等相关专业；至少5年模拟/混合信号建模或验证相关工作经验。\n2. 建模能力：熟悉SystemVerilog、Verilog-AMS、SVA、VHDL-AMS等建模语言；精通行为级建模（Behavioral Model）、系统级建模（Matlab Model）、LeafModel开发；熟悉常见模拟IP（PLL、DLL、CDR、SerDes、ADC/DAC等）的工作原理与建模方法。\n3. 仿真与验证：熟悉Spectre、 VCS、Xcelium等仿真工具；熟悉UVM验证方法学，能编写自动化验证脚本、断言、coverage model。\n4. 加分项：有实际项目经验：如SerDes建模、DDR PHY建模、高速接口建模、温度/电压敏感建模等；熟悉SPICE模型转换、Liberty/SDF约束、SDC时序建模者优先；有模拟电路设计背景或仿真经验者优先。\n5. 软性素质：具备良好的沟通表达能力，能够清晰阐述建模思路与技术方案；具备自我驱动能力，乐于学习新技术，善于团队协作与知识分享；乐观向上，抗压能力强，能在快节奏环境中高效交付成果。\n1.负责高速模拟/混合信号IP的建模工作，包括但不限于PLL、DLL、CDR、SerDes、ADC/DAC、PHY等模块的行为级/结构级模型开发，支持前仿、后仿及数模混合仿真；\n2.构建高精度、可配置、可重用的Behavior model和Leaf Model，用于系统级验证、性能评估和功耗分析，支持VCS/Xcelium等主流仿真工具；\n3.实现关键物理效应建模，如温度漂移skew、电源噪声、工艺角变化、亚稳态、时钟抖动、非理想器件特性等，提升模型对真实芯片行为的逼近度；\n4.与验证团队协作，提供自动化验证脚本、断言、覆盖率模型，支持UVM验证框架下的功能覆盖与场景生成；\n5.参与建模规范制定与技术文档编写，推动建模流程标准化、自动化，提升团队整体建模效率与质量。\n1. 学历与经验：本科/硕士及以上学历，电子工程、微电子、集成电路、计算机等相关专业；至少5年模拟/混合信号建模或验证相关工作经验。\n2. 建模能力：熟悉SystemVerilog、Verilog-AMS、SVA、VHDL-AMS等建模语言；精通行为级建模（Behavioral Model）、系统级建模（Matlab Model）、LeafModel开发；熟悉常见模拟IP（PLL、DLL、CDR、SerDes、ADC/DAC等）的工作原理与建模方法。\n3. 仿真与验证：熟悉Spectre、 VCS、Xcelium等仿真工具；熟悉UVM验证方法学，能编写自动化验证脚本、断言、coverage model。\n4. 加分项：有实际项目经验：如SerDes建模、DDR PHY建模、高速接口建模、温度/电压敏感建模等；熟悉SPICE模型转换、Liberty/SDF约束、SDC时序建模者优先；有模拟电路设计背景或仿真经验者优先。\n5. 软性素质：具备良好的沟通表达能力，能够清晰阐述建模思路与技术方案；具备自我驱动能力，乐于学习新技术，善于团队协作与知识分享；乐观向上，抗压能力强，能在快节奏环境中高效交付成果。",
    "standard_classification": {
        "std_category_code": "T024",
        "std_aux_codes": [],
        "std_category_status": null,
        "std_taxonomy_version": "20261104"
    }
}