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        "job_title": "平头哥-边缘AI芯片CRG设计专家/高级专家-上海",
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        "responsibilities": "1. 负责 SoC整体时钟与复位（CRG）架构设计，制定整体方案及PLL选型，制定时钟profile；\n2. 根据系统需求完成时钟树、时钟分频、时钟切换、时钟门控、复位拓扑等设计；\n3. 负责 CRG的RTL和文档交付、SDC约束编写；\n4. 负责时钟质量分析和优化；\n5. 配合 综合、DFT、后端团队完成SDC约束定义、时序收敛和 signoff；\n6. 支持芯片 bring-up 和时钟问题定。",
        "requirements_text": "1. 计算机和微电子、集成电路等相关专业硕士及以上学历，6年以上CRG设计经验；\n2. 精通数字电路设计基础，深入理解时钟、复位、门控、同步/异步电路设计原理；\n3. 精通 Verilog/SystemVerilog RTL 设计，具备良好的编码规范与模块化设计能力；\n4. 熟悉Clock gating/Clock mux / divider / PLL control/Reset generation / reset sequencing设计和实现；\n5. 熟悉综合、STA、Lint、CDC、RDC、形式验证等前端设计流程；\n6. 具备多时钟域、多电源域、大型 SoC 项目CRG设计经验。",
        "skills": [AI生成
            "Verilog",
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    "fulltext": "平头哥-边缘AI芯片CRG设计专家/高级专家-上海\n平头哥-边缘AI芯片CRG设计专家/高级专家-上海\n\n基础信息\n职位类别：技术-芯片\n工作地点：上海\n\n职位描述\n1. 负责 SoC整体时钟与复位（CRG）架构设计，制定整体方案及PLL选型，制定时钟profile；\n2. 根据系统需求完成时钟树、时钟分频、时钟切换、时钟门控、复位拓扑等设计；\n3. 负责 CRG的RTL和文档交付、SDC约束编写；\n4. 负责时钟质量分析和优化；\n5. 配合 综合、DFT、后端团队完成SDC约束定义、时序收敛和 signoff；\n6. 支持芯片 bring-up 和时钟问题定。\n\n职位要求\n1. 计算机和微电子、集成电路等相关专业硕士及以上学历，6年以上CRG设计经验；\n2. 精通数字电路设计基础，深入理解时钟、复位、门控、同步/异步电路设计原理；\n3. 精通 Verilog/SystemVerilog RTL 设计，具备良好的编码规范与模块化设计能力；\n4. 熟悉Clock gating/Clock mux / divider / PLL control/Reset generation / reset sequencing设计和实现；\n5. 熟悉综合、STA、Lint、CDC、RDC、形式验证等前端设计流程；\n6. 具备多时钟域、多电源域、大型 SoC 项目CRG设计经验。\n1. 负责 SoC整体时钟与复位（CRG）架构设计，制定整体方案及PLL选型，制定时钟profile；\n2. 根据系统需求完成时钟树、时钟分频、时钟切换、时钟门控、复位拓扑等设计；\n3. 负责 CRG的RTL和文档交付、SDC约束编写；\n4. 负责时钟质量分析和优化；\n5. 配合 综合、DFT、后端团队完成SDC约束定义、时序收敛和 signoff；\n6. 支持芯片 bring-up 和时钟问题定。\n1. 计算机和微电子、集成电路等相关专业硕士及以上学历，6年以上CRG设计经验；\n2. 精通数字电路设计基础，深入理解时钟、复位、门控、同步/异步电路设计原理；\n3. 精通 Verilog/SystemVerilog RTL 设计，具备良好的编码规范与模块化设计能力；\n4. 熟悉Clock gating/Clock mux / divider / PLL control/Reset generation / reset sequencing设计和实现；\n5. 熟悉综合、STA、Lint、CDC、RDC、形式验证等前端设计流程；\n6. 具备多时钟域、多电源域、大型 SoC 项目CRG设计经验。",
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