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        "job_title": "达摩院-DFT高级工程师-RISC V及生态",
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        "company_description": "阿里巴巴集团面向消费者和企业提供电子商务、云计算及人工智能服务。"
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        "degree": "教育背景：微电子、电子工程、计算机科学或相关专业本科/硕士及以上学历",
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        "responsibilities": "1. DFT架构与规划：负责SoC/IP的DFT架构定义和方案制定，包括存储内建自测试（MBIST）、扫描链（Scan Chain）、边界扫描（Boundary Scan/JTAG）、逻辑内建自测试（LBIST）等 。\n2. DFT设计与实现：完成模块级（Block-level）到顶层级（Top-level）的DFT电路设计与插入，包括扫描链压缩、测试点插入（Test Point Insertion）以及时钟/复位域的处理 。\n3. 验证与仿真：负责DFT的验证工作，进行门级仿真（Gate-level Simulation）及时序仿真（SDF Simulation），调试仿真中遇到的问题，并分析提高测试覆盖率 。\n4. 向量生成与交付：生成ATPG（自动测试向量生成）向量（包括Stuck-at, At-speed, Path Delay等故障模型），并转换为最终测试机台需要的格式（如STIL/WGL），配合测试工程师完成ATE机台的调试和良率提升 。\n5. 跨团队协同：\na. 与前端设计团队合作，理解设计架构并插入DFT逻辑 。\nb. 与后端物理设计团队合作，解决DFT模式的时序收敛（STA）、功耗压降（IR-drop）等问题 。\nc. 与测试/产品工程师合作，支持芯片回片后的Bring-up及量产测试 。\n6. 流程开发与创新：开发或优化in-house的DFT流程及脚本，研究先进工艺（如3nm, Chiplet）下的新的测试方法论;",
        "requirements_text": "1. 教育背景：微电子、电子工程、计算机科学或相关专业本科/硕士及以上学历 。\n2. 专业知识：\na. 扎实的数字电路基础知识，熟悉ASIC设计流程 。\nb. 深入理解DFT核心技术原理，如Scan、MBIST、LBIST、JTAG/IJTAG、SSN、ATPG等，并了解测试质量与测试时间的权衡 。\nc. 熟悉静态时序分析（STA）基础，能够理解和调试DFT模式下的时序约束（SDC）。\n3. 工具与技能：\na. 熟练使用主流EDA工具，如Siemens Tessent、Synopsys DFT Compiler/TetraMAX、Cadence Modus等 。\nb. 熟练掌握脚本语言进行流程自动化，如TCL、Python、Perl 。\nc. 熟练使用Verilog/VHDL进行硬件描述和调试 。\n4. 综合素质：\na. 问题解决能力：具备优秀的逻辑分析能力，能够快速定位并解决仿真或硅片测试中的复杂问题 。\nb. 团队协作：具备良好的沟通能力，能够在多职能团队（前端/后端/测试）中高效协同工作 。\nc. 自我驱动：对技术有热情，主动关注行业前沿，愿意不断学习和改进流程 。\n5. 加分项：\na. 具有ssn/ijtag/tile base 交付经验；\nb. 具有车规级芯片（功能安全）设计经验 。\nc. 具有Chiplet或Die-to-Die接口的测试经验 。\nd. 具有硅片调试（Silicon Debug）及良率分析经验",
        "skills": [AI生成
            "Python",
            "Verilog",
            "数字电路",
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    "fulltext": "达摩院-DFT高级工程师-RISC V及生态\n达摩院-DFT高级工程师-RISC V及生态\n\n基础信息\n职位类别：技术-芯片\n工作地点：杭州 / 上海\n\n职位描述\n1. DFT架构与规划：负责SoC/IP的DFT架构定义和方案制定，包括存储内建自测试（MBIST）、扫描链（Scan Chain）、边界扫描（Boundary Scan/JTAG）、逻辑内建自测试（LBIST）等 。\n2. DFT设计与实现：完成模块级（Block-level）到顶层级（Top-level）的DFT电路设计与插入，包括扫描链压缩、测试点插入（Test Point Insertion）以及时钟/复位域的处理 。\n3. 验证与仿真：负责DFT的验证工作，进行门级仿真（Gate-level Simulation）及时序仿真（SDF Simulation），调试仿真中遇到的问题，并分析提高测试覆盖率 。\n4. 向量生成与交付：生成ATPG（自动测试向量生成）向量（包括Stuck-at, At-speed, Path Delay等故障模型），并转换为最终测试机台需要的格式（如STIL/WGL），配合测试工程师完成ATE机台的调试和良率提升 。\n5. 跨团队协同：\na. 与前端设计团队合作，理解设计架构并插入DFT逻辑 。\nb. 与后端物理设计团队合作，解决DFT模式的时序收敛（STA）、功耗压降（IR-drop）等问题 。\nc. 与测试/产品工程师合作，支持芯片回片后的Bring-up及量产测试 。\n6. 流程开发与创新：开发或优化in-house的DFT流程及脚本，研究先进工艺（如3nm, Chiplet）下的新的测试方法论;\n\n职位要求\n1. 教育背景：微电子、电子工程、计算机科学或相关专业本科/硕士及以上学历 。\n2. 专业知识：\na. 扎实的数字电路基础知识，熟悉ASIC设计流程 。\nb. 深入理解DFT核心技术原理，如Scan、MBIST、LBIST、JTAG/IJTAG、SSN、ATPG等，并了解测试质量与测试时间的权衡 。\nc. 熟悉静态时序分析（STA）基础，能够理解和调试DFT模式下的时序约束（SDC）。\n3. 工具与技能：\na. 熟练使用主流EDA工具，如Siemens Tessent、Synopsys DFT Compiler/TetraMAX、Cadence Modus等 。\nb. 熟练掌握脚本语言进行流程自动化，如TCL、Python、Perl 。\nc. 熟练使用Verilog/VHDL进行硬件描述和调试 。\n4. 综合素质：\na. 问题解决能力：具备优秀的逻辑分析能力，能够快速定位并解决仿真或硅片测试中的复杂问题 。\nb. 团队协作：具备良好的沟通能力，能够在多职能团队（前端/后端/测试）中高效协同工作 。\nc. 自我驱动：对技术有热情，主动关注行业前沿，愿意不断学习和改进流程 。\n5. 加分项：\na. 具有ssn/ijtag/tile base 交付经验；\nb. 具有车规级芯片（功能安全）设计经验 。\nc. 具有Chiplet或Die-to-Die接口的测试经验 。\nd. 具有硅片调试（Silicon Debug）及良率分析经验\n1. DFT架构与规划：负责SoC/IP的DFT架构定义和方案制定，包括存储内建自测试（MBIST）、扫描链（Scan Chain）、边界扫描（Boundary Scan/JTAG）、逻辑内建自测试（LBIST）等 。\n2. DFT设计与实现：完成模块级（Block-level）到顶层级（Top-level）的DFT电路设计与插入，包括扫描链压缩、测试点插入（Test Point Insertion）以及时钟/复位域的处理 。\n3. 验证与仿真：负责DFT的验证工作，进行门级仿真（Gate-level Simulation）及时序仿真（SDF Simulation），调试仿真中遇到的问题，并分析提高测试覆盖率 。\n4. 向量生成与交付：生成ATPG（自动测试向量生成）向量（包括Stuck-at, At-speed, Path Delay等故障模型），并转换为最终测试机台需要的格式（如STIL/WGL），配合测试工程师完成ATE机台的调试和良率提升 。\n5. 跨团队协同：\na. 与前端设计团队合作，理解设计架构并插入DFT逻辑 。\nb. 与后端物理设计团队合作，解决DFT模式的时序收敛（STA）、功耗压降（IR-drop）等问题 。\nc. 与测试/产品工程师合作，支持芯片回片后的Bring-up及量产测试 。\n6. 流程开发与创新：开发或优化in-house的DFT流程及脚本，研究先进工艺（如3nm, Chiplet）下的新的测试方法论;\n1. 教育背景：微电子、电子工程、计算机科学或相关专业本科/硕士及以上学历 。\n2. 专业知识：\na. 扎实的数字电路基础知识，熟悉ASIC设计流程 。\nb. 深入理解DFT核心技术原理，如Scan、MBIST、LBIST、JTAG/IJTAG、SSN、ATPG等，并了解测试质量与测试时间的权衡 。\nc. 熟悉静态时序分析（STA）基础，能够理解和调试DFT模式下的时序约束（SDC）。\n3. 工具与技能：\na. 熟练使用主流EDA工具，如Siemens Tessent、Synopsys DFT Compiler/TetraMAX、Cadence Modus等 。\nb. 熟练掌握脚本语言进行流程自动化，如TCL、Python、Perl 。\nc. 熟练使用Verilog/VHDL进行硬件描述和调试 。\n4. 综合素质：\na. 问题解决能力：具备优秀的逻辑分析能力，能够快速定位并解决仿真或硅片测试中的复杂问题 。\nb. 团队协作：具备良好的沟通能力，能够在多职能团队（前端/后端/测试）中高效协同工作 。\nc. 自我驱动：对技术有热情，主动关注行业前沿，愿意不断学习和改进流程 。\n5. 加分项：\na. 具有ssn/ijtag/tile base 交付经验；\nb. 具有车规级芯片（功能安全）设计经验 。\nc. 具有Chiplet或Die-to-Die接口的测试经验 。\nd. 具有硅片调试（Silicon Debug）及良率分析经验",
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