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    "schema_version": "via_ai_product_manager_jobs_v1",
    "data_type": "ai_product_manager_jobs",
    "job": {
        "job_title": "IC前端工程师/IP设计工程师-Data（深圳）",
        "job_level": "未披露",AI生成
        "work_category": "全职",AI生成
        "department": "未披露",
        "location": "深圳",
        "work_mode": "未披露",AI生成
        "job_category": "研发"AI生成
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    "company": {
        "company_name": "字节跳动",
        "company_industry": "互联网 / 数字内容 / 电商",
        "company_size": "10000人以上",
        "company_website": "bytedance.com",
        "company_description": "字节跳动提供内容创作、信息分发、电商和协作产品，旗下产品包括抖音、今日头条、TikTok和飞书。"
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    "compensation": {
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            "max": "",
            "currency": "未披露",
            "cycle": "未披露"
        },
        "benefits": "未披露"
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    "requirements": {
        "working_years": 5,
        "degree": "电子、微电子、计算机等相关专业本科5年",
        "language": "6、工作认真负责，具备较好的沟通、学习能力，较强的英文读写能力，以及较好的团队协作精神",AI生成
        "visa_support": "未披露",
        "responsibilities": "1、根据芯片总体设计要求进行IP模块前端详细设计，SOC Integration； \n2、根据模块规格要求，与软件确定软硬件划分，完成数字电路模块RTL设计，以及电路综合、时序检查 （Timing Check）；\n3、协助验证人员完成EDA验证， FPGA和EMU验证工作； \n4、模块级功耗，面积，性能分析； \n5、给后端设计提供必要的支持，在后端设计完成后进行后仿 （Post Layout Simulation）； \n6、参与芯片测试和调试。",
        "requirements_text": "1、电子、微电子、计算机等相关专业本科5年，硕士研究生或以上3年IC前端/IP设计经验； \n2、数字集成电路前端RTL设计相关经验；熟悉Verilog/SystemVerilog等编程工具； \n3、熟悉数字IC设计流程，熟练掌握Synopsys/Cadence/Mentor等EDA工具； \n4、有SOC芯片相关经验优先；\n5、了解DV/SV/UVM验证方法学； 熟练使用Linux/Unix操作系统，熟悉Tcl/Perl/Python等Scripts语言； \n6、工作认真负责，具备较好的沟通、学习能力，较强的英文读写能力，以及较好的团队协作精神。",
        "skills": [AI生成
            "Python",
            "Linux",
            "Verilog",
            "SystemVerilog",
            "团队协作",
            "学习能力"
        ],
        "preferred_qualifications": "4、有SOC芯片相关经验优先",
        "job_highlights": "未披露"
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    "contact": {
        "recruiter_name": "未披露",
        "contact_methods": [
            {
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    "posting": {
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        "post_date": "2023-09-13",
        "hire_time": "未披露",
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    },
    "fulltext": "IC前端工程师/IP设计工程师-Data（深圳）\n职位描述\n1、根据芯片总体设计要求进行IP模块前端详细设计，SOC Integration； \n2、根据模块规格要求，与软件确定软硬件划分，完成数字电路模块RTL设计，以及电路综合、时序检查 （Timing Check）；\n3、协助验证人员完成EDA验证， FPGA和EMU验证工作； \n4、模块级功耗，面积，性能分析； \n5、给后端设计提供必要的支持，在后端设计完成后进行后仿 （Post Layout Simulation）； \n6、参与芯片测试和调试。\n\n职位要求\n1、电子、微电子、计算机等相关专业本科5年，硕士研究生或以上3年IC前端/IP设计经验； \n2、数字集成电路前端RTL设计相关经验；熟悉Verilog/SystemVerilog等编程工具； \n3、熟悉数字IC设计流程，熟练掌握Synopsys/Cadence/Mentor等EDA工具； \n4、有SOC芯片相关经验优先；\n5、了解DV/SV/UVM验证方法学； 熟练使用Linux/Unix操作系统，熟悉Tcl/Perl/Python等Scripts语言； \n6、工作认真负责，具备较好的沟通、学习能力，较强的英文读写能力，以及较好的团队协作精神。\n1、根据芯片总体设计要求进行IP模块前端详细设计，SOC Integration； \n2、根据模块规格要求，与软件确定软硬件划分，完成数字电路模块RTL设计，以及电路综合、时序检查 （Timing Check）；\n3、协助验证人员完成EDA验证， FPGA和EMU验证工作； \n4、模块级功耗，面积，性能分析； \n5、给后端设计提供必要的支持，在后端设计完成后进行后仿 （Post Layout Simulation）； \n6、参与芯片测试和调试。\n1、电子、微电子、计算机等相关专业本科5年，硕士研究生或以上3年IC前端/IP设计经验； \n2、数字集成电路前端RTL设计相关经验；熟悉Verilog/SystemVerilog等编程工具； \n3、熟悉数字IC设计流程，熟练掌握Synopsys/Cadence/Mentor等EDA工具； \n4、有SOC芯片相关经验优先；\n5、了解DV/SV/UVM验证方法学； 熟练使用Linux/Unix操作系统，熟悉Tcl/Perl/Python等Scripts语言； \n6、工作认真负责，具备较好的沟通、学习能力，较强的英文读写能力，以及较好的团队协作精神。"
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