主分类：芯片设计与验证
来源 JD 数据（旧分类保留，当前主分类见上方）
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"job": {
"job_title": "AI SoC芯片架构与设计",
"job_level": "校招",AI生成
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"company_description": "阿里巴巴集团面向消费者和企业提供电子商务、云计算及人工智能服务。"
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"degree": "硕士及以上学历",
"language": "5. 良好的英语听说读写能力，较强的文档编写与沟通协调能力，有团队合作精神",AI生成
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"responsibilities": "致力于AI SoC芯片架构设计与核心模块实现，参与从架构探索、性能分析、RTL设计到微架构优化的全流程闭环。我们希望引入具备体系结构思维与工程落地能力的校招生，在大规模AI芯片项目中推动架构创新与设计方法学升级。\n主要工作包括但不限于：\n1. 参与AI SoC芯片架构研究与定义，结合大模型训练与推理场景开展关键技术设计实现；\n2. 参与SoC性能建模与仿真，探索AI SoC软/硬件融合设计/验证流程，对架构关键问题进行深入研究；\n3. 参与AI SoC关键模块与子系统的RTL设计与实现，参与微架构优化与性能建模，探索高带宽、低功耗设计方案；\n4. 推动自动化设计流程、脚本化验证与工程效率提升；\n5. 协同DFX、物理设计、系统团队形成跨域设计闭环；\n6. 支持流片与回片问题分析，参与持续优化迭代。",
"requirements_text": "1. 硕士及以上学历，集成电路、电子工程、计算机科学或相关专业；\n2. 具备计算机体系结构、芯片架构、数字电路设计等相关领域的扎实基础；\n3. 熟悉Verilog/SystemVerilog，具备一定的项目或科研经验；\n4. 较强的编程能力（如C/C++/RTL）及脚本能力（如Python）；\n5. 良好的英语听说读写能力，较强的文档编写与沟通协调能力，有团队合作精神；\n6. 对大规模AI芯片架构设计与设计实现方向充满兴趣。",
"skills": [AI生成
"Python",
"C++",
"Verilog",
"SystemVerilog",
"架构设计",
"电路设计",
"数字电路",
"团队协作",
"沟通协调",
"沟通能力",
"英语沟通"
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"fulltext": "AI SoC芯片架构与设计\nAI SoC芯片架构与设计\n\n基础信息\n毕业起止时间要求：2026-11-01 - 2027-10-31\n职位类别：技术类\n招聘项目：阿里巴巴2027届应届生\n工作地点：北京 / 杭州 / 上海\n\n职位描述\n致力于AI SoC芯片架构设计与核心模块实现，参与从架构探索、性能分析、RTL设计到微架构优化的全流程闭环。我们希望引入具备体系结构思维与工程落地能力的校招生，在大规模AI芯片项目中推动架构创新与设计方法学升级。\n主要工作包括但不限于：\n1. 参与AI SoC芯片架构研究与定义，结合大模型训练与推理场景开展关键技术设计实现；\n2. 参与SoC性能建模与仿真，探索AI SoC软/硬件融合设计/验证流程，对架构关键问题进行深入研究；\n3. 参与AI SoC关键模块与子系统的RTL设计与实现，参与微架构优化与性能建模，探索高带宽、低功耗设计方案；\n4. 推动自动化设计流程、脚本化验证与工程效率提升；\n5. 协同DFX、物理设计、系统团队形成跨域设计闭环；\n6. 支持流片与回片问题分析，参与持续优化迭代。\n\n职位要求\n1. 硕士及以上学历，集成电路、电子工程、计算机科学或相关专业；\n2. 具备计算机体系结构、芯片架构、数字电路设计等相关领域的扎实基础；\n3. 熟悉Verilog/SystemVerilog，具备一定的项目或科研经验；\n4. 较强的编程能力（如C/C++/RTL）及脚本能力（如Python）；\n5. 良好的英语听说读写能力，较强的文档编写与沟通协调能力，有团队合作精神；\n6. 对大规模AI芯片架构设计与设计实现方向充满兴趣。\n\n在招业务\n阿里巴巴控股集团\n致力于AI SoC芯片架构设计与核心模块实现，参与从架构探索、性能分析、RTL设计到微架构优化的全流程闭环。我们希望引入具备体系结构思维与工程落地能力的校招生，在大规模AI芯片项目中推动架构创新与设计方法学升级。\n主要工作包括但不限于：\n1. 参与AI SoC芯片架构研究与定义，结合大模型训练与推理场景开展关键技术设计实现；\n2. 参与SoC性能建模与仿真，探索AI SoC软/硬件融合设计/验证流程，对架构关键问题进行深入研究；\n3. 参与AI SoC关键模块与子系统的RTL设计与实现，参与微架构优化与性能建模，探索高带宽、低功耗设计方案；\n4. 推动自动化设计流程、脚本化验证与工程效率提升；\n5. 协同DFX、物理设计、系统团队形成跨域设计闭环；\n6. 支持流片与回片问题分析，参与持续优化迭代。\n1. 硕士及以上学历，集成电路、电子工程、计算机科学或相关专业；\n2. 具备计算机体系结构、芯片架构、数字电路设计等相关领域的扎实基础；\n3. 熟悉Verilog/SystemVerilog，具备一定的项目或科研经验；\n4. 较强的编程能力（如C/C++/RTL）及脚本能力（如Python）；\n5. 良好的英语听说读写能力，较强的文档编写与沟通协调能力，有团队合作精神；\n6. 对大规模AI芯片架构设计与设计实现方向充满兴趣。",
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