主分类：芯片设计与验证
来源 JD 数据（旧分类保留，当前主分类见上方）
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"data_type": "ai_product_manager_jobs",
"job": {
"job_title": "达摩院-SOC IP 设计工程师-计算技术",
"job_level": "未披露",AI生成
"work_category": "全职",AI生成
"department": "阿里集团",
"location": "北京 / 上海",
"work_mode": "未披露",AI生成
"job_category": "技术-芯片"AI生成
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"company": {
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"company_industry": "电子商务 / 云计算 / 人工智能",
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"company_description": "阿里巴巴集团面向消费者和企业提供电子商务、云计算及人工智能服务。"
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"compensation": {
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"degree": "硕士及以上学历",
"language": "未披露",AI生成
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"responsibilities": "AI SoC前端设计工程师，专注于高性能IP设计与优化。该职位将参与SoC关键IP设计、优化和集成，推动AI SoC的高效能、高安全性与低功耗设计。\n1、负责AI SoC关键IP设计，负责RTL设计与优化，确保IP的高效实现，满足PPA（性能/功耗/面积）需求\n2、 参与IP设计验证，制定测试计划，支持功能验证和性能优化\n3、与SoC架构团队合作，定义IP功能需求和SoC级集成方案\n4、协同后端物理设计团队，优化IP以满足时序、面积和功耗目标\n5、参与IP交付流程，编写和审核设计文档，支持SoC设计团队集成",
"requirements_text": "1、硕士及以上学历，集成电路、电子工程、计算机科学或相关领域\n2、至少3年以上SoCIP设计与开发经验，精通RTL设计（Verilog/SystemVerilog）\n3、熟悉SoC体系结构，具备前端设计、仿真验证、性能优化经验\n4、熟练使用前端EDA工具，如DC、Spyglass、VCS、Verdi\n5、具备跨团队协作能力，能够与架构、验证、后端团队高效沟通\n6、具备FPGA或仿真平台调试经验者优先\n7、有安全、互连、缓存、总线相关IP研发经验者优先",
"skills": [AI生成
"Verilog",
"SystemVerilog",
"FPGA",
"性能优化",
"团队协作"
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"preferred_qualifications": "6、具备FPGA或仿真平台调试经验者优先；7、有安全、互连、缓存、总线相关IP研发经验者优先",
"job_highlights": "未披露"
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"fulltext": "达摩院-SOC IP 设计工程师-计算技术\n达摩院-SOC IP 设计工程师-计算技术\n\n基础信息\n职位类别：技术-芯片\n工作地点：北京 / 上海\n\n职位描述\nAI SoC前端设计工程师，专注于高性能IP设计与优化。该职位将参与SoC关键IP设计、优化和集成，推动AI SoC的高效能、高安全性与低功耗设计。\n1、负责AI SoC关键IP设计，负责RTL设计与优化，确保IP的高效实现，满足PPA（性能/功耗/面积）需求\n2、 参与IP设计验证，制定测试计划，支持功能验证和性能优化\n3、与SoC架构团队合作，定义IP功能需求和SoC级集成方案\n4、协同后端物理设计团队，优化IP以满足时序、面积和功耗目标\n5、参与IP交付流程，编写和审核设计文档，支持SoC设计团队集成\n\n职位要求\n1、硕士及以上学历，集成电路、电子工程、计算机科学或相关领域\n2、至少3年以上SoCIP设计与开发经验，精通RTL设计（Verilog/SystemVerilog）\n3、熟悉SoC体系结构，具备前端设计、仿真验证、性能优化经验\n4、熟练使用前端EDA工具，如DC、Spyglass、VCS、Verdi\n5、具备跨团队协作能力，能够与架构、验证、后端团队高效沟通\n6、具备FPGA或仿真平台调试经验者优先\n7、有安全、互连、缓存、总线相关IP研发经验者优先\nAI SoC前端设计工程师，专注于高性能IP设计与优化。该职位将参与SoC关键IP设计、优化和集成，推动AI SoC的高效能、高安全性与低功耗设计。\n1、负责AI SoC关键IP设计，负责RTL设计与优化，确保IP的高效实现，满足PPA（性能/功耗/面积）需求\n2、 参与IP设计验证，制定测试计划，支持功能验证和性能优化\n3、与SoC架构团队合作，定义IP功能需求和SoC级集成方案\n4、协同后端物理设计团队，优化IP以满足时序、面积和功耗目标\n5、参与IP交付流程，编写和审核设计文档，支持SoC设计团队集成\n1、硕士及以上学历，集成电路、电子工程、计算机科学或相关领域\n2、至少3年以上SoCIP设计与开发经验，精通RTL设计（Verilog/SystemVerilog）\n3、熟悉SoC体系结构，具备前端设计、仿真验证、性能优化经验\n4、熟练使用前端EDA工具，如DC、Spyglass、VCS、Verdi\n5、具备跨团队协作能力，能够与架构、验证、后端团队高效沟通\n6、具备FPGA或仿真平台调试经验者优先\n7、有安全、互连、缓存、总线相关IP研发经验者优先",
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