主分类：芯片设计与验证
来源 JD 数据（旧分类保留，当前主分类见上方）
{
"schema_version": "via_ai_product_manager_jobs_v1",
"data_type": "ai_product_manager_jobs",
"job": {
"job_title": "芯片设计工程师（高速接口方向）",
"job_level": "未披露",AI生成
"work_category": "全职",AI生成
"department": "未披露",
"location": "上海、西安",
"work_mode": "未披露",AI生成
"job_category": "硬件研发"AI生成
},
"company": {
"company_name": "小米集团",
"company_industry": "消费电子 / 智能制造 / 物联网",
"company_size": "10000人以上",
"company_website": "xiaomi.com",
"company_description": "小米是一家消费电子和智能制造企业，以智能手机、智能硬件和物联网平台为核心。"
},
"compensation": {
"salary_range": {
"min": "",
"max": "",
"currency": "未披露",
"cycle": "未披露"
},
"benefits": "未披露"
},
"requirements": {
"working_years": 5,
"degree": "本科及以上学历",
"language": "未披露",AI生成
"visa_support": "未披露",
"responsibilities": "1. 负责高速接口子系统（Ethernet/PCIe/UALink/CXL/UCIe/USB/MIPI等）方案实现（PPA分析），集成设计与实现，完成SOC组件需求的集成和设计；\n2. 负责高速接口集成相关质量工作（Lint/CDC/UPF检查/综合/时序分析）；\n3. 协助后端物理实现、封装实现、SI/PI仿真，支持回片调试和量产工作；\n4. 与系统软件、验证、量产团队协同，确保高速接口子系统从设计到量产的质量；\n5. 跟踪高速接口技术演进（如NVLink/UALink/CXL3.0/UCIe2.0/802.3dj等）及AI芯片高带宽互联需求，推动设计方案持续优化；",
"requirements_text": "1. 本科及以上学历，微电子/电子/通信/计算机等相关专业；\n2. 5年以上ASIC设计相关经验，具有高速接口（Ethernet/PCIe/NVLink/CXL/UCIe等）开发和设计经验；\n3. 熟悉Ethernet（802.3/802.1）/PCIe/CXL/NVLink等一种或多种高速接口协议；\n4. 熟悉SerDes/PHY设计、高速信号完整性分析者优先；\n5. 有高速接口芯片回片调试和量产经验者优先；\n6. 有SOC架构和SOC设计经验，或了解AI芯片高带宽互联需求（如NVLink/UALink）者优先。",
"skills": [AI生成
"SerDes/PHY设计、高速信号完整性分析者优先"
],
"preferred_qualifications": "4. 熟悉SerDes/PHY设计、高速信号完整性分析者优先；5. 有高速接口芯片回片调试和量产经验者优先；6. 有SOC架构和SOC设计经验，或了解AI芯片高带宽互联需求（如NVLink/UALink）者优先",
"job_highlights": "未披露"
},
"contact": {
"recruiter_name": "未披露",
"contact_methods": [
{
"type": "apply_link",
"value": "https://xiaomi.jobs.f.mioffice.cn/index/m/position/7199450299680850028/detail"
}
]
},
"posting": {
"posting_id": "7199450299680850028",
"post_date": "2023-02-13",
"hire_time": "未披露",
"update_date": "20260917",
"job_url": "https://xiaomi.jobs.f.mioffice.cn/index/m/position/7199450299680850028/detail"
},
"fulltext": "芯片设计工程师（高速接口方向）\n职位描述\n1. 负责高速接口子系统（Ethernet/PCIe/UALink/CXL/UCIe/USB/MIPI等）方案实现（PPA分析），集成设计与实现，完成SOC组件需求的集成和设计；\n2. 负责高速接口集成相关质量工作（Lint/CDC/UPF检查/综合/时序分析）；\n3. 协助后端物理实现、封装实现、SI/PI仿真，支持回片调试和量产工作；\n4. 与系统软件、验证、量产团队协同，确保高速接口子系统从设计到量产的质量；\n5. 跟踪高速接口技术演进（如NVLink/UALink/CXL3.0/UCIe2.0/802.3dj等）及AI芯片高带宽互联需求，推动设计方案持续优化；\n\n职位要求\n1. 本科及以上学历，微电子/电子/通信/计算机等相关专业；\n2. 5年以上ASIC设计相关经验，具有高速接口（Ethernet/PCIe/NVLink/CXL/UCIe等）开发和设计经验；\n3. 熟悉Ethernet（802.3/802.1）/PCIe/CXL/NVLink等一种或多种高速接口协议；\n4. 熟悉SerDes/PHY设计、高速信号完整性分析者优先；\n5. 有高速接口芯片回片调试和量产经验者优先；\n6. 有SOC架构和SOC设计经验，或了解AI芯片高带宽互联需求（如NVLink/UALink）者优先。\n1. 负责高速接口子系统（Ethernet/PCIe/UALink/CXL/UCIe/USB/MIPI等）方案实现（PPA分析），集成设计与实现，完成SOC组件需求的集成和设计；\n2. 负责高速接口集成相关质量工作（Lint/CDC/UPF检查/综合/时序分析）；\n3. 协助后端物理实现、封装实现、SI/PI仿真，支持回片调试和量产工作；\n4. 与系统软件、验证、量产团队协同，确保高速接口子系统从设计到量产的质量；\n5. 跟踪高速接口技术演进（如NVLink/UALink/CXL3.0/UCIe2.0/802.3dj等）及AI芯片高带宽互联需求，推动设计方案持续优化；\n1. 本科及以上学历，微电子/电子/通信/计算机等相关专业；\n2. 5年以上ASIC设计相关经验，具有高速接口（Ethernet/PCIe/NVLink/CXL/UCIe等）开发和设计经验；\n3. 熟悉Ethernet（802.3/802.1）/PCIe/CXL/NVLink等一种或多种高速接口协议；\n4. 熟悉SerDes/PHY设计、高速信号完整性分析者优先；\n5. 有高速接口芯片回片调试和量产经验者优先；\n6. 有SOC架构和SOC设计经验，或了解AI芯片高带宽互联需求（如NVLink/UALink）者优先。",
"standard_classification": {
"std_category_code": "T024",
"std_aux_codes": [],
"std_category_status": null,
"std_taxonomy_version": "20261104"
}
}