主分类：芯片设计与验证
来源 JD 数据（旧分类保留，当前主分类见上方）
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"job": {
"job_title": "新业务部-处理器架构师（存储侧）",
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"work_mode": "未披露",AI生成
"job_category": "软件研发"AI生成
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"company_industry": "消费电子 / 智能制造 / 物联网",
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"company_description": "小米是一家消费电子和智能制造企业，以智能手机、智能硬件和物联网平台为核心。"
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"degree": "本科及以上学历",
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"responsibilities": "1. 参与或主导处理器存储子系统微架构设计，包括Cache层次结构（L1/L2/L3）、一致性协议（MOESI/MESI）、预取引擎、TLB/MMU等，进行性能、功耗论证，并完成RTL实现与调优；\n2. 负责Load/Store单元、Store Buffer、内存控制器接口等数据通路的微架构设计与优化；\n3. 与指令侧架构、编译器、软件团队协同，确保存储子系统架构方案与指令侧流水线的高效配合，支撑端侧AI芯片高带宽低延时的访存需求；\n4. 跟踪业界存储子系统前沿技术（如CXL/UCIe互联、AI芯片片上存储架构、近存计算），输出技术洞察，牵引存储架构演进方向；\n5. 参与芯片流片和回片验证，确保存储子系统架构方案的工程落地；",
"requirements_text": "1. 本科及以上学历，计算机/电子工程/微电子等相关专业；\n2. 精通计算机体系结构核心理论，深入理解缓存层次结构、一致性协议、虚拟内存管理；\n3. 熟悉ARM/RISC-V存储子系统架构，熟练使用Verilog/SystemVerilog；\n4. 掌握Gem5/VCS等工具链，在缓存设计/一致性协议/预取优化/内存子系统至少一个方向有深度研究；\n5. 有RTL设计或芯片流片经验者优先。",
"skills": [AI生成
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"fulltext": "新业务部-处理器架构师（存储侧）\n职位描述\n1. 参与或主导处理器存储子系统微架构设计，包括Cache层次结构（L1/L2/L3）、一致性协议（MOESI/MESI）、预取引擎、TLB/MMU等，进行性能、功耗论证，并完成RTL实现与调优；\n2. 负责Load/Store单元、Store Buffer、内存控制器接口等数据通路的微架构设计与优化；\n3. 与指令侧架构、编译器、软件团队协同，确保存储子系统架构方案与指令侧流水线的高效配合，支撑端侧AI芯片高带宽低延时的访存需求；\n4. 跟踪业界存储子系统前沿技术（如CXL/UCIe互联、AI芯片片上存储架构、近存计算），输出技术洞察，牵引存储架构演进方向；\n5. 参与芯片流片和回片验证，确保存储子系统架构方案的工程落地；\n\n职位要求\n1. 本科及以上学历，计算机/电子工程/微电子等相关专业；\n2. 精通计算机体系结构核心理论，深入理解缓存层次结构、一致性协议、虚拟内存管理；\n3. 熟悉ARM/RISC-V存储子系统架构，熟练使用Verilog/SystemVerilog；\n4. 掌握Gem5/VCS等工具链，在缓存设计/一致性协议/预取优化/内存子系统至少一个方向有深度研究；\n5. 有RTL设计或芯片流片经验者优先。\n1. 参与或主导处理器存储子系统微架构设计，包括Cache层次结构（L1/L2/L3）、一致性协议（MOESI/MESI）、预取引擎、TLB/MMU等，进行性能、功耗论证，并完成RTL实现与调优；\n2. 负责Load/Store单元、Store Buffer、内存控制器接口等数据通路的微架构设计与优化；\n3. 与指令侧架构、编译器、软件团队协同，确保存储子系统架构方案与指令侧流水线的高效配合，支撑端侧AI芯片高带宽低延时的访存需求；\n4. 跟踪业界存储子系统前沿技术（如CXL/UCIe互联、AI芯片片上存储架构、近存计算），输出技术洞察，牵引存储架构演进方向；\n5. 参与芯片流片和回片验证，确保存储子系统架构方案的工程落地；\n1. 本科及以上学历，计算机/电子工程/微电子等相关专业；\n2. 精通计算机体系结构核心理论，深入理解缓存层次结构、一致性协议、虚拟内存管理；\n3. 熟悉ARM/RISC-V存储子系统架构，熟练使用Verilog/SystemVerilog；\n4. 掌握Gem5/VCS等工具链，在缓存设计/一致性协议/预取优化/内存子系统至少一个方向有深度研究；\n5. 有RTL设计或芯片流片经验者优先。",
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