主分类：芯片设计与验证
来源 JD 数据（旧分类保留，当前主分类见上方）
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"job": {
"job_title": "处理器集成设计工程师",
"job_level": "未披露",AI生成
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"job_category": "设计"AI生成
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"company": {
"company_name": "小米集团",
"company_industry": "消费电子 / 智能制造 / 物联网",
"company_size": "10000人以上",
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"company_description": "小米是一家消费电子和智能制造企业，以智能手机、智能硬件和物联网平台为核心。"
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"degree": "本科及以上学历",
"language": "未披露",AI生成
"visa_support": "未披露",
"responsibilities": "1. 参与或主导处理器顶层集成架构设计，完成子系统（CPU Core、Cache、NoC互联、外设接口等）的集成方案制定、RTL集成与调优；\n2. 负责处理器SoC级集成验证环境搭建，包括子系统间接口联调、时钟/复位/电源管理集成、中断控制器集成等；\n3. 主导处理器顶层时序约束（SDC）制定与时序收敛，协同后端团队确保芯片PPA目标达成；\n4. 与处理器架构、各子系统设计（AI计算、存储、Vector/Matrix）、验证、软件团队协同，确保集成方案与各子系统架构的高效配合，支撑端侧AI芯片的整体性能目标；\n5. 跟踪业界处理器SoC集成架构前沿技术（如UCIe/CXL片间互联、Chiplet集成、异构计算集成），输出技术洞察，牵引集成架构演进方向；\n6. 参与芯片流片和回片验证，负责处理器集成层面的Bring-up调试和问题定位，确保芯片集成方案的工程落地；",
"requirements_text": "1. 本科及以上学历，计算机/电子工程/微电子等相关专业；\n2. 精通计算机体系结构核心理论，深入理解处理器SoC集成架构（总线/互联、中断、时钟树、电源域）；\n3. 熟悉ARM/RISC-V处理器SoC集成流程，熟练使用Verilog/SystemVerilog，掌握主流EDA工具链（VCS/Genus/Innovus等）；\n4. 掌握Gem5/VCS等仿真工具链，在SoC集成/子系统接口联调/时序收敛/低功耗集成至少一个方向有深度研究；\n5. 有RTL集成设计或芯片流片经验者优先；\n6. 具备异构计算SoC集成经验（如CPU+NPU+DSP）、多Die/Chiplet集成设计经验或跨领域（芯片集成+AI框架/编译器）协作经验者优先。",
"skills": [AI生成
"Verilog",
"SystemVerilog"
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"preferred_qualifications": "5. 有RTL集成设计或芯片流片经验者优先；6. 具备异构计算SoC集成经验（如CPU+NPU+DSP）、多Die/Chiplet集成设计经验或跨领域（芯片集成+AI框架/编译器）协作经验者优先",
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"fulltext": "处理器集成设计工程师\n职位描述\n1. 参与或主导处理器顶层集成架构设计，完成子系统（CPU Core、Cache、NoC互联、外设接口等）的集成方案制定、RTL集成与调优；\n2. 负责处理器SoC级集成验证环境搭建，包括子系统间接口联调、时钟/复位/电源管理集成、中断控制器集成等；\n3. 主导处理器顶层时序约束（SDC）制定与时序收敛，协同后端团队确保芯片PPA目标达成；\n4. 与处理器架构、各子系统设计（AI计算、存储、Vector/Matrix）、验证、软件团队协同，确保集成方案与各子系统架构的高效配合，支撑端侧AI芯片的整体性能目标；\n5. 跟踪业界处理器SoC集成架构前沿技术（如UCIe/CXL片间互联、Chiplet集成、异构计算集成），输出技术洞察，牵引集成架构演进方向；\n6. 参与芯片流片和回片验证，负责处理器集成层面的Bring-up调试和问题定位，确保芯片集成方案的工程落地；\n\n职位要求\n1. 本科及以上学历，计算机/电子工程/微电子等相关专业；\n2. 精通计算机体系结构核心理论，深入理解处理器SoC集成架构（总线/互联、中断、时钟树、电源域）；\n3. 熟悉ARM/RISC-V处理器SoC集成流程，熟练使用Verilog/SystemVerilog，掌握主流EDA工具链（VCS/Genus/Innovus等）；\n4. 掌握Gem5/VCS等仿真工具链，在SoC集成/子系统接口联调/时序收敛/低功耗集成至少一个方向有深度研究；\n5. 有RTL集成设计或芯片流片经验者优先；\n6. 具备异构计算SoC集成经验（如CPU+NPU+DSP）、多Die/Chiplet集成设计经验或跨领域（芯片集成+AI框架/编译器）协作经验者优先。\n1. 参与或主导处理器顶层集成架构设计，完成子系统（CPU Core、Cache、NoC互联、外设接口等）的集成方案制定、RTL集成与调优；\n2. 负责处理器SoC级集成验证环境搭建，包括子系统间接口联调、时钟/复位/电源管理集成、中断控制器集成等；\n3. 主导处理器顶层时序约束（SDC）制定与时序收敛，协同后端团队确保芯片PPA目标达成；\n4. 与处理器架构、各子系统设计（AI计算、存储、Vector/Matrix）、验证、软件团队协同，确保集成方案与各子系统架构的高效配合，支撑端侧AI芯片的整体性能目标；\n5. 跟踪业界处理器SoC集成架构前沿技术（如UCIe/CXL片间互联、Chiplet集成、异构计算集成），输出技术洞察，牵引集成架构演进方向；\n6. 参与芯片流片和回片验证，负责处理器集成层面的Bring-up调试和问题定位，确保芯片集成方案的工程落地；\n1. 本科及以上学历，计算机/电子工程/微电子等相关专业；\n2. 精通计算机体系结构核心理论，深入理解处理器SoC集成架构（总线/互联、中断、时钟树、电源域）；\n3. 熟悉ARM/RISC-V处理器SoC集成流程，熟练使用Verilog/SystemVerilog，掌握主流EDA工具链（VCS/Genus/Innovus等）；\n4. 掌握Gem5/VCS等仿真工具链，在SoC集成/子系统接口联调/时序收敛/低功耗集成至少一个方向有深度研究；\n5. 有RTL集成设计或芯片流片经验者优先；\n6. 具备异构计算SoC集成经验（如CPU+NPU+DSP）、多Die/Chiplet集成设计经验或跨领域（芯片集成+AI框架/编译器）协作经验者优先。",
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