主分类：芯片设计与验证
来源 JD 数据（旧分类保留，当前主分类见上方）
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"schema_version": "via_ai_product_manager_jobs_v1",
"data_type": "ai_product_manager_jobs",
"job": {
"job_title": "SOC设计工程师",
"job_level": "校招",AI生成
"work_category": "全职",AI生成
"department": "未披露",
"location": "西安、上海",
"work_mode": "未披露",AI生成
"job_category": "设计"AI生成
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"company": {
"company_name": "小米集团",
"company_industry": "消费电子 / 智能制造 / 物联网",
"company_size": "10000人以上",
"company_website": "xiaomi.com",
"company_description": "小米是一家消费电子和智能制造企业，以智能手机、智能硬件和物联网平台为核心。"
},
"compensation": {
"salary_range": {
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"max": "",
"currency": "未披露",
"cycle": "未披露"
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"benefits": "未披露"
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"requirements": {
"working_years": "",
"degree": "未披露",
"language": "未披露",AI生成
"visa_support": "未披露",
"responsibilities": "1、参与SOC系统的设计、分析和开发工作；\n2、参与SOC顶层或子模块的设计工作，根据需求制定各模块的设计规格和详细设计方案；\n3、完成RTL代码以及质量检查（lint,CDC，预综合等）预综合并输出timingspec；\n4、结合产品实际需求，在chiplet片间互联、处理器微架构等前沿技术领域进行探索和分析；\n5、跟踪和研究各个领域的技术进展及业界新技术。",
"requirements_text": "1、微电子、集成电路、电子信息、通信工程、计算机等相关专业；\n2、符合如下任一条件：\na.掌握Verilog语言并具备一定的coding能力，一定程度上掌握SOC的设计流程，并熟悉Synopsys/Cadence/Mentor等公司的EDA工具优先；\nb.了解芯片设计基本知识，如代码规范、工作环境和工具、典型电路(异步、状态机、FIFO、时钟复位、memory、缓存管理等)优先；\nc.熟悉CHI.AXI/AHB/APB等AMBA或其它总线协议优先；\n3、积极主动，认真严谨，有良好的沟通能力和团队合作能力。",
"skills": [AI生成
"Verilog",
"芯片设计",
"团队协作",
"沟通能力"
],
"preferred_qualifications": "a.掌握Verilog语言并具备一定的coding能力，一定程度上掌握SOC的设计流程，并熟悉Synopsys/Cadence/Mentor等公司的EDA工具优先；b.了解芯片设计基本知识，如代码规范、工作环境和工具、典型电路(异步、状态机、FIFO、时钟复位、memory、缓存管理等)优先；c.熟悉CHI.AXI/AHB/APB等AMBA或其它总线协议优先",
"job_highlights": "未披露"
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"contact": {
"recruiter_name": "未披露",
"contact_methods": [
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"type": "apply_link",
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"posting": {
"posting_id": "7670910435231303987",
"post_date": "2026-08-06",
"hire_time": "未披露",
"update_date": "20260917",
"job_url": "https://xiaomi.jobs.f.mioffice.cn/campus/m/position/7670910435231303987/detail"
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"fulltext": "SOC设计工程师\n职位描述\n1、参与SOC系统的设计、分析和开发工作；\n2、参与SOC顶层或子模块的设计工作，根据需求制定各模块的设计规格和详细设计方案；\n3、完成RTL代码以及质量检查（lint,CDC，预综合等）预综合并输出timingspec；\n4、结合产品实际需求，在chiplet片间互联、处理器微架构等前沿技术领域进行探索和分析；\n5、跟踪和研究各个领域的技术进展及业界新技术。\n\n职位要求\n1、微电子、集成电路、电子信息、通信工程、计算机等相关专业；\n2、符合如下任一条件：\na.掌握Verilog语言并具备一定的coding能力，一定程度上掌握SOC的设计流程，并熟悉Synopsys/Cadence/Mentor等公司的EDA工具优先；\nb.了解芯片设计基本知识，如代码规范、工作环境和工具、典型电路(异步、状态机、FIFO、时钟复位、memory、缓存管理等)优先；\nc.熟悉CHI.AXI/AHB/APB等AMBA或其它总线协议优先；\n3、积极主动，认真严谨，有良好的沟通能力和团队合作能力。\n1、参与SOC系统的设计、分析和开发工作；\n2、参与SOC顶层或子模块的设计工作，根据需求制定各模块的设计规格和详细设计方案；\n3、完成RTL代码以及质量检查（lint,CDC，预综合等）预综合并输出timingspec；\n4、结合产品实际需求，在chiplet片间互联、处理器微架构等前沿技术领域进行探索和分析；\n5、跟踪和研究各个领域的技术进展及业界新技术。\n1、微电子、集成电路、电子信息、通信工程、计算机等相关专业；\n2、符合如下任一条件：\na.掌握Verilog语言并具备一定的coding能力，一定程度上掌握SOC的设计流程，并熟悉Synopsys/Cadence/Mentor等公司的EDA工具优先；\nb.了解芯片设计基本知识，如代码规范、工作环境和工具、典型电路(异步、状态机、FIFO、时钟复位、memory、缓存管理等)优先；\nc.熟悉CHI.AXI/AHB/APB等AMBA或其它总线协议优先；\n3、积极主动，认真严谨，有良好的沟通能力和团队合作能力。",
"standard_classification": {
"std_category_code": "T024",
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"std_category_status": null,
"std_taxonomy_version": "20261104"
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