主分类：芯片设计与验证
来源 JD 数据（旧分类保留，当前主分类见上方）
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"data_type": "ai_product_manager_jobs",
"job": {
"job_title": "芯片设计工程师-处理器集成方向",
"job_level": "校招",AI生成
"work_category": "全职",AI生成
"department": "未披露",
"location": "上海",
"work_mode": "未披露",AI生成
"job_category": "硬件研发"AI生成
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"company": {
"company_name": "小米集团",
"company_industry": "消费电子 / 智能制造 / 物联网",
"company_size": "10000人以上",
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"company_description": "小米是一家消费电子和智能制造企业，以智能手机、智能硬件和物联网平台为核心。"
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"compensation": {
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"benefits": "未披露"
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"requirements": {
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"degree": "本科及以上学历",
"language": "未披露",AI生成
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"responsibilities": "1、参与异构多核处理器系统的架构设计与顶层集成，将处理器核与SOC系统进行高效协同；\n2、负责多核子系统与SOC系统的互联网络、缓存一致性方案规划及系统调度实现，保障多核系统性能目标达成\n3、完成系统级RTL代码编写与模块集成，执行Lint、CDC等代码质量检查与预综合，输出时序规范；\n4、参与中断控制、时钟复位、电源管理及核间同步机制等系统级支撑模块的设计与实现；\n5、与微架构设计、验证及后端团队紧密协作，参与从系统方案到流片验证的全流程开发，解决集成交付过程中的系统级问题。",
"requirements_text": "1、微电子、集成电路、计算机体系结构、计算机科学、电子信息等相关专业，本科及以上学历；\n2、熟练掌握Verilog等硬件描述语言，具备扎实的数字电路与计算机体系结构基础；\n3、熟悉异步设计、状态机、FIFO、时钟复位等典型电路设计，具备良好的代码规范意识；\n4、积极主动，认真严谨，具备良好的逻辑思维、系统级问题排查能力和跨团队协作精神。",
"skills": [AI生成
"Verilog",
"电路设计",
"数字电路",
"团队协作",
"逻辑思维"
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"preferred_qualifications": "未披露",
"job_highlights": "未披露"
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"fulltext": "芯片设计工程师-处理器集成方向\n职位描述\n1、参与异构多核处理器系统的架构设计与顶层集成，将处理器核与SOC系统进行高效协同；\n2、负责多核子系统与SOC系统的互联网络、缓存一致性方案规划及系统调度实现，保障多核系统性能目标达成\n3、完成系统级RTL代码编写与模块集成，执行Lint、CDC等代码质量检查与预综合，输出时序规范；\n4、参与中断控制、时钟复位、电源管理及核间同步机制等系统级支撑模块的设计与实现；\n5、与微架构设计、验证及后端团队紧密协作，参与从系统方案到流片验证的全流程开发，解决集成交付过程中的系统级问题。\n\n职位要求\n1、微电子、集成电路、计算机体系结构、计算机科学、电子信息等相关专业，本科及以上学历；\n2、熟练掌握Verilog等硬件描述语言，具备扎实的数字电路与计算机体系结构基础；\n3、熟悉异步设计、状态机、FIFO、时钟复位等典型电路设计，具备良好的代码规范意识；\n4、积极主动，认真严谨，具备良好的逻辑思维、系统级问题排查能力和跨团队协作精神。\n1、参与异构多核处理器系统的架构设计与顶层集成，将处理器核与SOC系统进行高效协同；\n2、负责多核子系统与SOC系统的互联网络、缓存一致性方案规划及系统调度实现，保障多核系统性能目标达成\n3、完成系统级RTL代码编写与模块集成，执行Lint、CDC等代码质量检查与预综合，输出时序规范；\n4、参与中断控制、时钟复位、电源管理及核间同步机制等系统级支撑模块的设计与实现；\n5、与微架构设计、验证及后端团队紧密协作，参与从系统方案到流片验证的全流程开发，解决集成交付过程中的系统级问题。\n1、微电子、集成电路、计算机体系结构、计算机科学、电子信息等相关专业，本科及以上学历；\n2、熟练掌握Verilog等硬件描述语言，具备扎实的数字电路与计算机体系结构基础；\n3、熟悉异步设计、状态机、FIFO、时钟复位等典型电路设计，具备良好的代码规范意识；\n4、积极主动，认真严谨，具备良好的逻辑思维、系统级问题排查能力和跨团队协作精神。",
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