主分类：电子硬件研发
辅助：热设计与工程仿真（仅展示）
来源 JD 数据（旧分类保留，当前主分类见上方）
{
"schema_version": "via_ai_product_manager_jobs_v1",
"data_type": "ai_product_manager_jobs",
"job": {
"job_title": "BBU智能化硬件开发工程师",
"job_level": "未披露",AI生成
"work_category": "全职",AI生成
"department": "ICT BG",
"location": "上海",
"work_mode": "未披露",AI生成
"job_category": "研发族"AI生成
},
"company": {
"company_name": "华为",
"company_industry": "信息通信技术 / 智能终端 / 云计算",
"company_size": "10000人以上",
"company_website": "huawei.com",
"company_description": "华为提供通信网络、企业网络、智能终端、云服务、数字能源和智能汽车解决方案。"
},
"compensation": {
"salary_range": {
"min": "",
"max": "",
"currency": "未披露",
"cycle": "未披露"
},
"benefits": "未披露"
},
"requirements": {
"working_years": 3,
"degree": "学历：本科及以上",
"language": "未披露",AI生成
"visa_support": "未披露",
"responsibilities": "主导5G/5.5G/6G BBU整机硬件架构设计、高速链路信号完整性、电源完整性与系统可靠性设计，支撑112G/224G PAM4、DDR5X等超高速基带硬件平台迭代，构建高带宽、高可靠、高效率、高散热的新一代基站硬件体系。\n① 硬件系统架构与技术路线规划\n洞察5G-A/6G基站硬件演进趋势，负责BBU整机硬件方案选型、架构迭代、单板拓扑规划，完成高速Serdes链路、DDR高速内存、时钟系统、电源树、散热体系的整体方案设计与技术路标定义，输出系统级指标预算、风险评估与落地方案。\n② 高速SI/PI时序与噪声技术攻坚\n负责112G/224G PAM4高速差分链路、DDR4/LPDDR4X/LPDDR5X读写时序、串扰（NEXT/FEXT）、插损、阻抗连续性、电源噪声、抖动预算的仿真与调试；主导PCB、封装基板、连接器通道的损耗建模与裕量闭环，解决高频ISI、串扰耦合、时序违例、眼图收缩等核心SI问题，保障高速链路长期稳定工作。\n③ 电源与热设计可靠性体系搭建\n负责BBU多档电源拓扑、LDO/DC-DC电源树规划、低抖动时钟电路设计；结合芯片功耗状态模型（Active/Standby/Self-Refresh/DPD）完成动态功耗预算分配；建立PCB传导+辐射复合散热评估模型，完成功耗瞬态响应、热平衡、高温降额、老化可靠性设计，保障整机高低温、长期老化、极限工况稳定性。\n④ EMC、量产与工程问题闭环\n负责单板及整机EMC设计、静电、辐射、传导问题整改，解决高速布线带来的EMI/串扰耦合问题；主导样机调试、指标测试、问题定位、量产导入、工艺落地，沉淀标准化硬件设计规范、仿真规范、测试规范，持续优化硬件平台性能与成本。\n⑤ 技术团队能力建设与平台沉淀\n搭建BBU高速硬件SI/PI、高速内存、电源热设计技术体系，沉淀高速链路仿真数据库、功耗预算模型、串扰抑制方案、基板选材规范，带领团队完成关键技术突破与硬件平台迭代。",
"requirements_text": "1、学历：本科及以上，硕/博优先；专业：电子信息、通信工程、微电子、电路与系统、电力电子等相关专业。\n2、核心技能：\n* 精通BBU基站整机硬件架构，熟练掌握高速Serdes（56G/112G/224G PAM4）链路设计、COM仿真、通道损耗预算、NEXT/FEXT串扰分析，熟悉OIF CEI高速协议规范；\n* 精通DDR4/LPDDR4X/LPDDR5X硬件设计、读写时序仿真、眼图评估、抖动预算、功耗分级与热平衡分析，熟练解决Setup/Hold时序、眼宽眼高不足、Vref噪声、DFE/CTLE均衡适配问题；\n* 熟练掌握SI/PI仿真、阻抗匹配、板材DK/Df选材、过孔与扇出优化、高速布线串扰抑制方法；精通电源噪声、地弹噪声、动态功耗瞬态评估；\n* 熟练使用示波器、频谱仪、信号源、网络分析仪，可独立完成高速信号测试、时序调试、噪声排查、EMC整改与可靠性验证；\n* 熟练掌握DC-DC/LDO电源架构、时钟低抖动设计、整机热设计、辐射+传导复合散热设计，具备完善的硬件可靠性设计能力。\n3、过往经验：\n* 3年以上硬件研发经验，主导过某类高速单板硬件架构、高速链路、DDR内存系统的完整开发迭代；\n* 具备112G及以上PAM4高速链路量产落地经验，具备高速内存时序、串扰、功耗、热设计问题闭环经验；\n* 具备基站硬件量产、可靠性老化、高低温、EMC整改、工程问题复盘落地经验。",
"skills": [AI生成
"可靠性",
"热设计"
],
"preferred_qualifications": "1、学历：本科及以上，硕/博优先",
"job_highlights": "未披露"
},
"contact": {
"recruiter_name": "未披露",
"contact_methods": [
{
"type": "apply_link",
"value": "https://career.huawei.com/cn/job-details?advertisementId=42190"
}
]
},
"posting": {
"posting_id": "42190",
"post_date": "",
"hire_time": "未披露",
"update_date": "20260917",
"job_url": "https://career.huawei.com/cn/job-details?advertisementId=42190"
},
"fulltext": "BBU智能化硬件开发工程师\n岗位职责\n主导5G/5.5G/6G BBU整机硬件架构设计、高速链路信号完整性、电源完整性与系统可靠性设计，支撑112G/224G PAM4、DDR5X等超高速基带硬件平台迭代，构建高带宽、高可靠、高效率、高散热的新一代基站硬件体系。\n① 硬件系统架构与技术路线规划\n洞察5G-A/6G基站硬件演进趋势，负责BBU整机硬件方案选型、架构迭代、单板拓扑规划，完成高速Serdes链路、DDR高速内存、时钟系统、电源树、散热体系的整体方案设计与技术路标定义，输出系统级指标预算、风险评估与落地方案。\n② 高速SI/PI时序与噪声技术攻坚\n负责112G/224G PAM4高速差分链路、DDR4/LPDDR4X/LPDDR5X读写时序、串扰（NEXT/FEXT）、插损、阻抗连续性、电源噪声、抖动预算的仿真与调试；主导PCB、封装基板、连接器通道的损耗建模与裕量闭环，解决高频ISI、串扰耦合、时序违例、眼图收缩等核心SI问题，保障高速链路长期稳定工作。\n③ 电源与热设计可靠性体系搭建\n负责BBU多档电源拓扑、LDO/DC-DC电源树规划、低抖动时钟电路设计；结合芯片功耗状态模型（Active/Standby/Self-Refresh/DPD）完成动态功耗预算分配；建立PCB传导+辐射复合散热评估模型，完成功耗瞬态响应、热平衡、高温降额、老化可靠性设计，保障整机高低温、长期老化、极限工况稳定性。\n④ EMC、量产与工程问题闭环\n负责单板及整机EMC设计、静电、辐射、传导问题整改，解决高速布线带来的EMI/串扰耦合问题；主导样机调试、指标测试、问题定位、量产导入、工艺落地，沉淀标准化硬件设计规范、仿真规范、测试规范，持续优化硬件平台性能与成本。\n⑤ 技术团队能力建设与平台沉淀\n搭建BBU高速硬件SI/PI、高速内存、电源热设计技术体系，沉淀高速链路仿真数据库、功耗预算模型、串扰抑制方案、基板选材规范，带领团队完成关键技术突破与硬件平台迭代。\n\n岗位要求\n1、学历：本科及以上，硕/博优先；专业：电子信息、通信工程、微电子、电路与系统、电力电子等相关专业。\n2、核心技能：\n* 精通BBU基站整机硬件架构，熟练掌握高速Serdes（56G/112G/224G PAM4）链路设计、COM仿真、通道损耗预算、NEXT/FEXT串扰分析，熟悉OIF CEI高速协议规范；\n* 精通DDR4/LPDDR4X/LPDDR5X硬件设计、读写时序仿真、眼图评估、抖动预算、功耗分级与热平衡分析，熟练解决Setup/Hold时序、眼宽眼高不足、Vref噪声、DFE/CTLE均衡适配问题；\n* 熟练掌握SI/PI仿真、阻抗匹配、板材DK/Df选材、过孔与扇出优化、高速布线串扰抑制方法；精通电源噪声、地弹噪声、动态功耗瞬态评估；\n* 熟练使用示波器、频谱仪、信号源、网络分析仪，可独立完成高速信号测试、时序调试、噪声排查、EMC整改与可靠性验证；\n* 熟练掌握DC-DC/LDO电源架构、时钟低抖动设计、整机热设计、辐射+传导复合散热设计，具备完善的硬件可靠性设计能力。\n3、过往经验：\n* 3年以上硬件研发经验，主导过某类高速单板硬件架构、高速链路、DDR内存系统的完整开发迭代；\n* 具备112G及以上PAM4高速链路量产落地经验，具备高速内存时序、串扰、功耗、热设计问题闭环经验；\n* 具备基站硬件量产、可靠性老化、高低温、EMC整改、工程问题复盘落地经验。\n主导5G/5.5G/6G BBU整机硬件架构设计、高速链路信号完整性、电源完整性与系统可靠性设计，支撑112G/224G PAM4、DDR5X等超高速基带硬件平台迭代，构建高带宽、高可靠、高效率、高散热的新一代基站硬件体系。\n① 硬件系统架构与技术路线规划\n洞察5G-A/6G基站硬件演进趋势，负责BBU整机硬件方案选型、架构迭代、单板拓扑规划，完成高速Serdes链路、DDR高速内存、时钟系统、电源树、散热体系的整体方案设计与技术路标定义，输出系统级指标预算、风险评估与落地方案。\n② 高速SI/PI时序与噪声技术攻坚\n负责112G/224G PAM4高速差分链路、DDR4/LPDDR4X/LPDDR5X读写时序、串扰（NEXT/FEXT）、插损、阻抗连续性、电源噪声、抖动预算的仿真与调试；主导PCB、封装基板、连接器通道的损耗建模与裕量闭环，解决高频ISI、串扰耦合、时序违例、眼图收缩等核心SI问题，保障高速链路长期稳定工作。\n③ 电源与热设计可靠性体系搭建\n负责BBU多档电源拓扑、LDO/DC-DC电源树规划、低抖动时钟电路设计；结合芯片功耗状态模型（Active/Standby/Self-Refresh/DPD）完成动态功耗预算分配；建立PCB传导+辐射复合散热评估模型，完成功耗瞬态响应、热平衡、高温降额、老化可靠性设计，保障整机高低温、长期老化、极限工况稳定性。\n④ EMC、量产与工程问题闭环\n负责单板及整机EMC设计、静电、辐射、传导问题整改，解决高速布线带来的EMI/串扰耦合问题；主导样机调试、指标测试、问题定位、量产导入、工艺落地，沉淀标准化硬件设计规范、仿真规范、测试规范，持续优化硬件平台性能与成本。\n⑤ 技术团队能力建设与平台沉淀\n搭建BBU高速硬件SI/PI、高速内存、电源热设计技术体系，沉淀高速链路仿真数据库、功耗预算模型、串扰抑制方案、基板选材规范，带领团队完成关键技术突破与硬件平台迭代。\n1、学历：本科及以上，硕/博优先；专业：电子信息、通信工程、微电子、电路与系统、电力电子等相关专业。\n2、核心技能：\n* 精通BBU基站整机硬件架构，熟练掌握高速Serdes（56G/112G/224G PAM4）链路设计、COM仿真、通道损耗预算、NEXT/FEXT串扰分析，熟悉OIF CEI高速协议规范；\n* 精通DDR4/LPDDR4X/LPDDR5X硬件设计、读写时序仿真、眼图评估、抖动预算、功耗分级与热平衡分析，熟练解决Setup/Hold时序、眼宽眼高不足、Vref噪声、DFE/CTLE均衡适配问题；\n* 熟练掌握SI/PI仿真、阻抗匹配、板材DK/Df选材、过孔与扇出优化、高速布线串扰抑制方法；精通电源噪声、地弹噪声、动态功耗瞬态评估；\n* 熟练使用示波器、频谱仪、信号源、网络分析仪，可独立完成高速信号测试、时序调试、噪声排查、EMC整改与可靠性验证；\n* 熟练掌握DC-DC/LDO电源架构、时钟低抖动设计、整机热设计、辐射+传导复合散热设计，具备完善的硬件可靠性设计能力。\n3、过往经验：\n* 3年以上硬件研发经验，主导过某类高速单板硬件架构、高速链路、DDR内存系统的完整开发迭代；\n* 具备112G及以上PAM4高速链路量产落地经验，具备高速内存时序、串扰、功耗、热设计问题闭环经验；\n* 具备基站硬件量产、可靠性老化、高低温、EMC整改、工程问题复盘落地经验。",
"standard_classification": {
"std_category_code": "T025",
"std_aux_codes": [
"T029"
],
"std_category_status": null,
"std_taxonomy_version": "20261104"
}
}