简历初筛
#1009
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产研
周远泽
2026-07-05T16:00:00.000Z
FPGA工程师-深圳
2
全职
普通
2026-07-30T16:00:00.000Z
关于朗伯威LAMBERV
高端视觉传感器供应商 | 国家级高新技术企业 | 清华团队 | 高速成长期企业 朗伯威中国官网:www.lamberv.com
任职要求:
1、统招本科以上学历,3年以上图像处理/信号处理算法FPGA开发经验;
2、熟练的掌握掌握Verilog语言;
3、有高速信号调试经验,熟悉MIPI,PCIE,USB等接口;熟悉LVDS;
4、具有大规模电路逻辑设计经验和调试经验,能够解决复杂的时序问题;
5、具备数量阅读英文文档的能力;
6、能接受研发攻关期加班和一定的工作压力。
岗位职责:
1、负责超高分辨率智能工业相机、计算成像传感产品的图像、视觉算法的硬件逻辑实现方案论证;
2、负责FPGA逻辑的设计、开发、调试以及维护等工作;
3、配合软件、硬件工程师进行产品设计开发过程中的软硬件联调和验证;
4、负责FPGA相关文档的撰写和整理。
公司福利
1、办公室咖啡、小零食每日无限量供应;
2、核心团队来自清华大学,公司业务高速健康增长,产品研发采用前沿技术路线,提供有竞争力的职业晋升机会。
3、团队扁平化管理,成员年轻化,只要敢拼敢干,空间不设限;
图像。LVDS
22-30K
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[{'name': '周远泽', 'username': 'c945b5g9', 'status': 1, 'type': 0, 'departments': [3], 'integrate_id': 'c945b5g9'}, {'name': '唐汇沙', 'username': 'adb78383', 'status': 1, 'type': 0, 'departments': [3], 'integrate_id': 'adb78383'}]
[{'name': '杨心杰', 'username': 'e3378688', 'status': 1, 'type': 0, 'departments': [29], 'integrate_id': 'e3378688'}]
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[{'name': '户孝围', 'username': '3eabb56d', 'status': 1, 'type': 0, 'departments': [22, 4], 'integrate_id': '3eabb56d'}]
社招
深圳-源政创业大厦
3-5年
大小周(早9晚9)
通过
2026-07-05T16:00:00.000Z
已启动
2026-07-05T16:00:00.000Z
124
41
25
8
3
1
7
1
2
未完成
0.5
FPGA
研发
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"overall_match": "候选人具备极其丰富的图像处理与信号处理FPGA开发经验,核心技术高度匹配,项目成果显著,综合匹配度极高。",
"key_strengths": [
"核心技能完全覆盖,具备7年以上图像\/信号处理FPGA开发经验,精通Zynq SOC、HLS ISP及高速接口",
"作为电子学\/FPGA负责人主导过多个复杂航天及工业相机项目,具备解决复杂时序和硬件调试问题的能力",
"最近一段正式工作超4年,且承担负责人角色,稳定性良好"
],
"key_concerns": [
"候选人期望城市为成都、杭州、上海,未说明是否接受深圳异地工作",
"候选人未明确表态是否接受大小周及早9晚9的工作节奏"
],
"recommendation_summary": "候选人技术实力雄厚,项目经验与岗位需求高度契合,稳定性佳。虽异地接受度及加班意愿未明确,但不影响其作为高技术匹配人才的强烈推荐。"
},
"dimensions": [
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"confidence_level": "high",
"jd_requirement": "3年以上图像处理\/信号处理算法FPGA开发经验;熟练Verilog;熟悉MIPI\/PCIE\/USB\/LVDS等高速接口及调试;大规模逻辑设计及复杂时序解决能力;英文文档阅读能力。",
"resume_fulfillment": "完全满足。拥有7年以上相关经验,精通Verilog,在多个项目中深度应用Serdes、Aurora、LVDS等高速接口;作为负责人主导高速面阵相机、星载电子等复杂项目,具备极强的逻辑设计与调试能力;CET6读写精通。"
},
{
"name": "stability",
"raw_score": 80,
"confidence_level": "medium",
"jd_requirement": "岗位未明确说明稳定性要求,默认评估历史任职时长与模式。",
"resume_fulfillment": "最近一段工作(赛思倍斯)任职超4年,且担任电子学\/FPGA负责人,职责持续扩大,表现出良好的稳定性。"
},
{
"name": "salary_match",
"raw_score": 90,
"confidence_level": "high",
"jd_requirement": "22-30K。",
"resume_fulfillment": "候选人期望薪资为30-50k×14薪,最低期望30K,刚好处于岗位预算上限,匹配度良好。"
},
{
"name": "pace_match",
"raw_score": 50,
"confidence_level": "low",
"jd_requirement": "深圳-源政创业大厦,大小周(早9晚9),需接受研发攻关期加班和压力。",
"resume_fulfillment": "候选人目前在杭州,期望城市为成都、杭州、上海,未说明是否接受深圳异地工作;未明确说明是否接受大小周及早9晚9节奏。关键意愿信息缺失,不纳入综合分计算。"
},
{
"name": "communication",
"raw_score": 95,
"confidence_level": "high",
"jd_requirement": "此项为简历信息表达质量评估,JD无直接要求。",
"resume_fulfillment": "简历结构清晰,模块划分合理;项目经历采用STAR法则描述,背景、个人动作和结果详实;技能、经历与时间线高度一致,无矛盾。"
}
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