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#383
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1-6a688907-15c718-4e26980423ee
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2026-07-28 18:52:56
2026-07-28 10:50:28
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383
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2026-07-28 10:50:28
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招聘岗位：FPGA工程师-深圳
招聘类型：社招
工作地点：深圳-源政创业大厦
工作年限：3-5年
适用工作安排：大小周(早9晚9)
岗位类型：全职
期望薪资范围：22-30K
招聘人数：1
招聘紧急程度：普通
期望到岗日期：2026-07-30
岗位JD：
关于朗伯威LAMBERV
高端视觉传感器供应商 | 国家级高新技术企业 | 清华团队 | 高速成长期企业 朗伯威中国官网：www.lamberv.com
任职要求：
1、统招本科以上学历，3年以上图像处理/信号处理算法FPGA开发经验；
2、熟练的掌握掌握Verilog语言；
3、有高速信号调试经验，熟悉MIPI，PCIE，USB等接口；熟悉LVDS；
4、具有大规模电路逻辑设计经验和调试经验，能够解决复杂的时序问题；
5、具备数量阅读英文文档的能力；
6、能接受研发攻关期加班和一定的工作压力。
岗位职责：
1、负责超高分辨率智能工业相机、计算成像传感产品的图像、视觉算法的硬件逻辑实现方案论证；
2、负责FPGA逻辑的设计、开发、调试以及维护等工作；
3、配合软件、硬件工程师进行产品设计开发过程中的软硬件联调和验证；
4、负责FPGA相关文档的撰写和整理。
公司福利
1、办公室咖啡、小零食每日无限量供应；
2、核心团队来自清华大学，公司业务高速健康增长，产品研发采用前沿技术路线，提供有竞争力的职业晋升机会。
3、团队扁平化管理，成员年轻化，只要敢拼敢干，空间不设限；
筛选标准：
校招简历储备，不推进
备注说明：
图像/影像方向，精通LVDS
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{
"summary": {
"overall_match": "候选人为应届硕士\/实习生身份，缺乏岗位要求的3年以上正式FPGA开发经验，且JD明确拒绝校招简历，整体不匹配。",
"key_strengths": [
"具备Verilog及图像算法方向的实际项目与实习经验",
"简历结构清晰，项目描述具备背景、动作与结果，表达质量高"
],
"key_concerns": [
"无3年以上正式工作经验，属于校招\/实习身份，触及JD筛选红线",
"缺失MIPI\/PCIE\/LVDS等高速接口调试经验",
"缺失期望薪资、工作地点接受度、到岗时间及加班意愿等关键信息"
],
"recommendation_summary": "候选人经验年限严重不符且属校招身份，存在不可协商的硬性冲突；同时关键信息缺失导致信息覆盖率与整体置信度过低，故予以淘汰。"
},
"jd_analysis": {
"must_requirements": [
"统招本科以上学历",
"3年以上图像处理\/信号处理算法FPGA开发经验",
"熟练掌握Verilog语言",
"高速信号调试经验，熟悉MIPI、PCIE、USB、LVDS（精通LVDS）",
"大规模电路逻辑设计经验和调试经验，解决复杂时序问题",
"具备熟练阅读英文文档的能力",
"能接受研发攻关期加班和一定的工作压力（大小周早9晚9）",
"非校招身份（筛选标准明确：校招简历储备，不推进）"
],
"preferred_requirements": [
{
"requirement": "图像\/影像方向经验",
"importance": "high"
}
],
"job_environment": {
"city": "深圳",
"work_mode": "线下办公（源政创业大厦）",
"pace": "大小周(早9晚9)，研发攻关期高压快节奏",
"company_stage": "高速成长期企业",
"arrival_requirement": "2026-07-30"
},
"salary_range": {
"min_k": 22,
"max_k": 30,
"median_k": 26,
"source": "explicit"
}
},
"hard_requirements_check": [
{
"requirement": "3年以上图像处理\/信号处理算法FPGA开发经验",
"status": "unmet",
"evidence": "候选人仅有约10个月的比亚迪实习经历，无正式全职工作经验，年限严重不足。"
},
{
"requirement": "非校招身份",
"status": "unmet",
"evidence": "候选人2002年出生，山东大学硕士（保研），仅有实习与项目经历，属典型校招\/应届生身份，且JD明确备注“校招简历储备，不推进”。"
},
{
"requirement": "高速信号调试经验，熟悉MIPI、PCIE、USB、LVDS",
"status": "unknown",
"evidence": "简历中未提及任何关于MIPI、PCIE、USB或LVDS等高速接口的调试经验。"
},
{
"requirement": "熟练掌握Verilog语言",
"status": "met",
"evidence": "实习与多个项目中明确使用Verilog进行硬件电路设计、模块代码编写及Testbench测试。"
},
{
"requirement": "大规模电路逻辑设计和调试经验，解决复杂时序问题",
"status": "partially_met",
"evidence": "有ModelSim时序分析及芯片模块设计经验，但缺乏“大规模”板级调试和“复杂时序问题”解决的明确深度证据。"
},
{
"requirement": "具备熟练阅读英文文档的能力",
"status": "met",
"evidence": "简历显示通过CET-6，且有SCI 2区英文论文在投。"
}
],
"dimensions": [
{
"name": "tech_power",
"raw_score": 70,
"confidence_level": "medium",
"confidence_coefficient": 0.8,
"adjusted_score": 66,
"base_weight": 0.3,
"adjusted_weight": 0.857,
"score_breakdown": [
{
"item": "中性基准",
"score_change": 50,
"evidence": "维度评分基准分"
},
{
"item": "核心要求：3年以上FPGA经验",
"score_change": -15,
"evidence": "仅有实习经历，无3年以上正式工作经验，核心条件不满足"
},
{
"item": "核心要求：Verilog",
"score_change": 10,
"evidence": "实习及项目中熟练使用Verilog进行ISP模块及芯片模块设计"
},
{
"item": "核心要求：大规模逻辑\/时序",
"score_change": 5,
"evidence": "有ModelSim时序分析经验，但缺乏大规模板级调试深度证据，部分满足"
},
{
"item": "核心要求：英语能力",
"score_change": 5,
"evidence": "通过CET-6，有英文SCI论文在投"
},
{
"item": "加分项：图像\/影像方向",
"score_change": 10,
"evidence": "具备ISP Pipeline、图像复原算法等高度相关的图像方向项目经验"
},
{
"item": "项目证据",
"score_change": 5,
"evidence": "有相关芯片模块设计与算法优化项目，但缺乏高速接口及复杂系统级验证证据"
}
],
"reason": "候选人具备Verilog基础及图像算法方向经验，但缺乏岗位核心的3年以上正式FPGA开发经验，且缺失高速接口调试经验，技术深度与广度部分满足要求。"
},
{
"name": "stability",
"raw_score": 50,
"confidence_level": "low",
"confidence_coefficient": 0,
"adjusted_score": null,
"base_weight": 0.25,
"adjusted_weight": null,
"score_breakdown": [
{
"item": "中性基准",
"score_change": 50,
"evidence": "维度评分基准分"
}
],
"reason": "候选人仅有实习经历，有效正式工作历史不足24个月，不满足稳定性评估条件，置信度为low，不纳入综合分。"
},
{
"name": "salary_match",
"raw_score": 50,
"confidence_level": "low",
"confidence_coefficient": 0,
"adjusted_score": null,
"base_weight": 0.2,
"adjusted_weight": null,
"score_breakdown": [
{
"item": "中性基准",
"score_change": 50,
"evidence": "维度评分基准分"
}
],
"reason": "简历未提供期望薪资，无法与JD预算(22-30K)进行匹配评估，置信度为low，不纳入综合分。"
},
{
"name": "pace_match",
"raw_score": 50,
"confidence_level": "low",
"confidence_coefficient": 0,
"adjusted_score": null,
"base_weight": 0.2,
"adjusted_weight": null,
"score_breakdown": [
{
"item": "中性基准",
"score_change": 50,
"evidence": "维度评分基准分"
}
],
"reason": "简历未提供当前城市、是否接受深圳线下办公、是否接受大小周(早9晚9)及加班、以及到岗时间，无直接冲突证据但也无匹配证据，置信度为low，不纳入综合分。"
},
{
"name": "communication",
"raw_score": 90,
"confidence_level": "high",
"confidence_coefficient": 1,
"adjusted_score": 90,
"base_weight": 0.05,
"adjusted_weight": 0.143,
"score_breakdown": [
{
"item": "中性基准",
"score_change": 50,
"evidence": "维度评分基准分"
},
{
"item": "结构清晰度",
"score_change": 10,
"evidence": "模块划分清晰，包含教育、实习、项目、荣誉等，阅读顺序合理"
},
{
"item": "信息完整度",
"score_change": 10,
"evidence": "任职时间、职位、公司和项目字段基本完整"
},
{
"item": "证据表达",
"score_change": 15,
"evidence": "项目描述能说明背景、个人动作和结果（如“显著提升了...还原度”）"
},
{
"item": "一致性",
"score_change": 10,
"evidence": "技能、经历、项目和时间线相互一致"
},
{
"item": "排版瑕疵",
"score_change": -5,
"evidence": "存在部分文本乱码（如_VfmbWOGnmfDSNxRm2Q~~）及排版错位"
}
],
"reason": "简历整体结构清晰，项目描述具备STAR法则特征，信息表达质量高，仅存在少量解析乱码瑕疵。"
}
],
"information_coverage": 0.35,
"overall_confidence": 0.29,
"match_score": 69.4,
"bonus_items": [
{
"dimension": "communication",
"score": 90,
"confidence": "high",
"impact": 0.5,
"evidence": "简历结构清晰，项目描述具备背景、动作与结果，表达质量高"
}
],
"risks": {
"hard_constraint_risks": [
{
"dimension": "tech_power",
"requirement": "3年以上FPGA开发经验及非校招身份",
"evidence": "候选人2002年出生，仅有实习经历，无3年以上正式工作经验。JD明确备注“筛选标准：校招简历储备，不推进”，属于不可协商的硬性冲突。",
"impact": 4.5
}
],
"confirmed_high_risks": [],
"potential_risks": [
{
"dimension": "tech_power",
"requirement": "高速信号调试经验(MIPI\/PCIE\/LVDS)",
"evidence": "核心硬性要求“精通LVDS”及高速接口调试经验在简历中无任何证据支持（unknown），需进一步核实。",
"impact": 0
}
]
},
"missing_information": [
"期望薪资",
"期望工作城市及是否接受深圳线下办公",
"是否接受大小周(早9晚9)及研发攻关期加班",
"到岗时间",
"高速接口(MIPI\/PCIE\/LVDS)实际调试经验"
],
"recommendation": "reject",
"recommendation_reason": "候选人系2002年出生的应届硕士\/实习生，无3年以上正式FPGA开发经验，不满足岗位核心硬性要求；且JD明确备注“校招简历储备，不推进”，存在不可协商的硬性冲突。同时简历缺失薪资、地点、到岗时间及高速接口经验等关键信息，信息覆盖率(35%)与整体置信度(29%)均过低，故予以淘汰。"
}
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