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#398
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1-6a688b55-15e8bf-048cc5503dde
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2026-07-28 19:02:44
2026-07-28 11:00:27
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398
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2026-07-28 11:00:27
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招聘岗位：FPGA工程师-深圳
招聘类型：社招
工作地点：深圳-源政创业大厦
工作年限：3-5年
适用工作安排：大小周(早9晚9)
岗位类型：全职
期望薪资范围：22-30K
招聘人数：2
招聘紧急程度：普通
期望到岗日期：2026-07-31
岗位JD：
关于朗伯威LAMBERV
高端视觉传感器供应商 | 国家级高新技术企业 | 清华团队 | 高速成长期企业 朗伯威中国官网：www.lamberv.com
任职要求：
1、统招本科以上学历，3年以上图像处理/信号处理算法FPGA开发经验；
2、熟练的掌握掌握Verilog语言；
3、有高速信号调试经验，熟悉MIPI，PCIE，USB等接口；熟悉LVDS；
4、具有大规模电路逻辑设计经验和调试经验，能够解决复杂的时序问题；
5、具备数量阅读英文文档的能力；
6、能接受研发攻关期加班和一定的工作压力。
岗位职责：
1、负责超高分辨率智能工业相机、计算成像传感产品的图像、视觉算法的硬件逻辑实现方案论证；
2、负责FPGA逻辑的设计、开发、调试以及维护等工作；
3、配合软件、硬件工程师进行产品设计开发过程中的软硬件联调和验证；
4、负责FPGA相关文档的撰写和整理。
公司福利
1、办公室咖啡、小零食每日无限量供应；
2、核心团队来自清华大学，公司业务高速健康增长，产品研发采用前沿技术路线，提供有竞争力的职业晋升机会。
3、团队扁平化管理，成员年轻化，只要敢拼敢干，空间不设限；
筛选标准：
图像。LVDS
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JSON
{
"summary": {
"overall_match": "候选人具备电子工程本科背景及3年以上SoC\/驱动开发经验，熟悉Verilog及LVDS\/MIPI等接口，但纯FPGA逻辑设计经验偏弱，且简历缺失薪资、到岗时间及加班意愿等关键信息，整体证据不足以支撑高置信度决策。",
"key_strengths": [
"熟悉Verilog语言及FPGA开发，有ZYNQ平台及FPGA验证经验",
"具备LVDS、MIPI、USB等高速接口开发经验，契合岗位筛选标准"
],
"key_concerns": [
"纯FPGA大规模逻辑设计与复杂时序调试经验证据不足，过往经历偏向SoC驱动与验证",
"第一份工作任职仅1年4个月，历史任职均值较低，稳定性存在潜在风险",
"缺失期望薪资、到岗时间、是否接受大小周及深圳办公等关键信息"
],
"recommendation_summary": "因候选人缺失多项关键匹配信息（薪资、节奏意愿、到岗时间），导致整体置信度低于50%，触发证据不足门槛，建议pending以补充信息。"
},
"jd_analysis": {
"must_requirements": [
{
"requirement": "统招本科以上学历",
"status": "met",
"evidence": "河南理工大学 电子信息工程 本科"
},
{
"requirement": "3年以上图像处理\/信号处理算法FPGA开发经验",
"status": "partially_met",
"evidence": "总工作年限3年8个月，有FPGA平台验证及软核搭建经验，但纯FPGA逻辑设计经验偏弱"
},
{
"requirement": "熟练掌握Verilog语言",
"status": "met",
"evidence": "技能中明确列出熟悉Verilog软件编写，项目中有FPGA平台代码编写经历"
},
{
"requirement": "熟悉MIPI，PCIE，USB，LVDS等高速接口",
"status": "met",
"evidence": "技能列出USB等接口，晶晨半导体经历中明确负责RGB\/LVDS\/MIPI等显示接口驱动开发"
},
{
"requirement": "具有大规模电路逻辑设计经验和调试经验，能够解决复杂的时序问题",
"status": "unknown",
"evidence": "简历未提供大规模逻辑设计和复杂时序解决的直接证据"
},
{
"requirement": "具备数量阅读英文文档的能力",
"status": "unknown",
"evidence": "未明确提及英文能力，虽有海外项目经历但无直接证据"
},
{
"requirement": "能接受研发攻关期加班和一定的工作压力",
"status": "unknown",
"evidence": "简历未说明是否接受大小周及加班"
}
],
"preferred_requirements": [
{
"requirement": "图像处理\/视觉算法硬件逻辑实现经验",
"importance": "high"
}
],
"job_environment": {
"city": "深圳",
"work_mode": "线下办公",
"pace": "大小周(早9晚9)，研发攻关期加班",
"company_stage": "高速成长期企业",
"arrival_requirement": "2026-07-31"
},
"salary_range": {
"min_k": 22,
"max_k": 30,
"median_k": 26,
"source": "explicit"
}
},
"hard_requirements_check": [
{
"requirement": "统招本科以上学历",
"status": "met",
"evidence": "河南理工大学 电子信息工程 本科"
},
{
"requirement": "3年以上FPGA开发经验",
"status": "partially_met",
"evidence": "总工作3年8个月，有FPGA验证和软核搭建经验，但纯逻辑设计深度不足"
},
{
"requirement": "熟练掌握Verilog",
"status": "met",
"evidence": "技能明确列出，项目中有代码编写经历"
},
{
"requirement": "熟悉LVDS\/MIPI\/USB等接口",
"status": "met",
"evidence": "晶晨半导体负责过LVDS\/MIPI驱动开发，技能包含USB"
},
{
"requirement": "大规模逻辑设计与时序调试",
"status": "unknown",
"evidence": "无直接证据"
},
{
"requirement": "接受大小周及加班",
"status": "unknown",
"evidence": "未说明"
}
],
"dimensions": [
{
"name": "tech_power",
"raw_score": 76,
"confidence_level": "medium",
"confidence_coefficient": 0.8,
"adjusted_score": 70.8,
"base_weight": 0.3,
"adjusted_weight": 0.5,
"score_breakdown": [
{
"item": "中性基准",
"score_change": 50,
"evidence": "基础分"
},
{
"item": "核心要求：FPGA\/Verilog\/图像处理",
"score_change": 8,
"evidence": "有FPGA验证、软核搭建及画质处理经验，但纯逻辑设计经验部分满足"
},
{
"item": "核心要求：高速接口(LVDS\/MIPI\/USB)",
"score_change": 10,
"evidence": "晶晨半导体明确负责LVDS\/MIPI驱动开发，技能包含USB"
},
{
"item": "项目证据",
"score_change": 5,
"evidence": "有相关项目但偏向SoC驱动与平台验证，非纯FPGA逻辑设计"
},
{
"item": "经验深度",
"score_change": 3,
"evidence": "总工作年限3年8个月，超出JD要求的3年，超出1-2年"
}
],
"reason": "候选人具备Verilog、FPGA开发及LVDS\/MIPI接口经验，契合岗位核心筛选标准。但过往经历偏向SoC驱动开发与FPGA平台验证，缺乏大规模电路逻辑设计与复杂时序调试的直接证据，FPGA纯逻辑设计能力部分满足。"
},
{
"name": "stability",
"raw_score": 40,
"confidence_level": "medium",
"confidence_coefficient": 0.8,
"adjusted_score": 42,
"base_weight": 0.25,
"adjusted_weight": 0.4167,
"score_breakdown": [
{
"item": "中性基准",
"score_change": 50,
"evidence": "基础分"
},
{
"item": "任职时长模式",
"score_change": -10,
"evidence": "最近一段任职28个月(>12个月)，但历史任职仅1段16个月(均值1年<=2年)，低于通过标准"
}
],
"reason": "候选人最近一段任职2年4个月，满足大于12个月的要求。但历史仅有一段1年4个月的正式工作经历，历史均值较低，稳定性略低于通过标准。当前空档期约3.5个月，不扣分。"
},
{
"name": "salary_match",
"raw_score": 50,
"confidence_level": "low",
"confidence_coefficient": 0,
"adjusted_score": null,
"base_weight": 0.2,
"adjusted_weight": null,
"score_breakdown": [
{
"item": "中性基准",
"score_change": 50,
"evidence": "基础分"
}
],
"reason": "JD明确薪资范围为22-30K，但候选人简历未提供期望薪资，无法评估匹配度，置信度为low，不纳入综合分。"
},
{
"name": "pace_match",
"raw_score": 50,
"confidence_level": "low",
"confidence_coefficient": 0,
"adjusted_score": null,
"base_weight": 0.2,
"adjusted_weight": null,
"score_breakdown": [
{
"item": "中性基准",
"score_change": 50,
"evidence": "基础分"
}
],
"reason": "JD要求深圳线下办公、大小周(早9晚9)及接受加班，期望到岗2026-07-31。候选人简历未提供当前城市、是否接受深圳、是否接受大小周\/加班及到岗时间，信息缺失，置信度为low，不纳入综合分。"
},
{
"name": "communication",
"raw_score": 80,
"confidence_level": "high",
"confidence_coefficient": 1,
"adjusted_score": 80,
"base_weight": 0.05,
"adjusted_weight": 0.0833,
"score_breakdown": [
{
"item": "中性基准",
"score_change": 50,
"evidence": "基础分"
},
{
"item": "结构清晰度",
"score_change": 10,
"evidence": "模块划分清晰，阅读顺序合理"
},
{
"item": "信息完整度",
"score_change": 5,
"evidence": "任职时间、职位、公司基本完整，部分项目描述较简略"
},
{
"item": "证据表达",
"score_change": 5,
"evidence": "有背景和动作描述，但结果数据较少"
},
{
"item": "一致性",
"score_change": 10,
"evidence": "时间线与经历基本一致，无明显矛盾"
}
],
"reason": "简历结构清晰，模块划分合理，时间线一致。信息完整度较好，但部分项目描述缺乏具体的数据结果支撑，整体表达质量良好。"
}
],
"information_coverage": 0.6,
"overall_confidence": 0.49,
"match_score": 59.6,
"bonus_items": [],
"risks": {
"hard_constraint_risks": [],
"confirmed_high_risks": [],
"potential_risks": [
{
"dimension": "stability",
"score": 40,
"confidence": "medium",
"impact": 2.5,
"evidence": "历史任职仅1段1年4个月，均值低于通过标准"
},
{
"dimension": "tech_power",
"score": 76,
"confidence": "medium",
"impact": 0,
"evidence": "核心要求(大规模逻辑设计与时序调试)部分满足，缺乏直接证据"
}
]
},
"missing_information": [
"候选人期望薪资",
"当前所在城市及是否接受深圳办公",
"是否接受大小周(早9晚9)及研发攻关期加班",
"到岗时间",
"英文文档阅读能力证明"
],
"recommendation": "pending",
"recommendation_reason": "insufficient_evidence"
}
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"eventTime": "2026-07-28T11:00:23.000Z",
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