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#400
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1-6a688b51-15c718-8d40efdc438b
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2026-07-28 19:03:36
2026-07-28 11:00:32
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400
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2026-07-28 11:00:32
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招聘岗位：FPGA工程师-深圳
招聘类型：社招
工作地点：深圳-源政创业大厦
工作年限：3-5年
适用工作安排：大小周(早9晚9)
岗位类型：全职
期望薪资范围：22-30K
招聘人数：2
招聘紧急程度：普通
期望到岗日期：2026-07-31
岗位JD：
关于朗伯威LAMBERV
高端视觉传感器供应商 | 国家级高新技术企业 | 清华团队 | 高速成长期企业 朗伯威中国官网：www.lamberv.com
任职要求：
1、统招本科以上学历，3年以上图像处理/信号处理算法FPGA开发经验；
2、熟练的掌握掌握Verilog语言；
3、有高速信号调试经验，熟悉MIPI，PCIE，USB等接口；熟悉LVDS；
4、具有大规模电路逻辑设计经验和调试经验，能够解决复杂的时序问题；
5、具备数量阅读英文文档的能力；
6、能接受研发攻关期加班和一定的工作压力。
岗位职责：
1、负责超高分辨率智能工业相机、计算成像传感产品的图像、视觉算法的硬件逻辑实现方案论证；
2、负责FPGA逻辑的设计、开发、调试以及维护等工作；
3、配合软件、硬件工程师进行产品设计开发过程中的软硬件联调和验证；
4、负责FPGA相关文档的撰写和整理。
公司福利
1、办公室咖啡、小零食每日无限量供应；
2、核心团队来自清华大学，公司业务高速健康增长，产品研发采用前沿技术路线，提供有竞争力的职业晋升机会。
3、团队扁平化管理，成员年轻化，只要敢拼敢干，空间不设限；
筛选标准：
图像。LVDS
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JSON
{
"summary": {
"overall_match": "候选人具备扎实的FPGA开发与图像处理经验，技术能力突出，但正式工作年限略低于JD要求，且多项关键信息（薪资、加班意愿、LVDS经验）缺失，整体证据覆盖率不足。",
"key_strengths": [
"FPGA与图像处理算法落地经验丰富，项目成果明确",
"熟练掌握Verilog及多种高速接口，技术栈与岗位高度契合"
],
"key_concerns": [
"正式工作年限约2年，略低于JD要求的3年",
"缺失LVDS经验（筛选标准强调），且未明确表态接受大小周及期望薪资"
],
"recommendation_summary": "技术能力匹配度高，但信息覆盖率低于60%，且存在年限和关键接口经验的潜在风险，建议补充信息后综合评估。"
},
"jd_analysis": {
"must_requirements": [
"统招本科以上学历",
"3年以上图像处理\/信号处理算法FPGA开发经验",
"熟练掌握Verilog语言",
"高速信号调试经验，熟悉MIPI, PCIE, USB, LVDS",
"大规模电路逻辑设计和调试，解决复杂时序问题",
"熟练阅读英文文档",
"接受研发攻关期加班和压力"
],
"preferred_requirements": [
{
"requirement": "图像处理\/视觉算法硬件逻辑实现经验",
"importance": "high"
},
{
"requirement": "LVDS接口经验",
"importance": "high"
},
{
"requirement": "MIPI\/USB接口经验",
"importance": "medium"
}
],
"job_environment": {
"city": "深圳",
"work_mode": "线下（源政创业大厦）",
"pace": "大小周(早9晚9)，研发攻关期加班",
"company_stage": "高速成长期企业",
"arrival_requirement": "2026-07-31"
},
"salary_range": {
"min_k": 22,
"max_k": 30,
"median_k": 26,
"source": "explicit"
}
},
"hard_requirements_check": [
{
"requirement": "3年以上图像处理\/信号处理算法FPGA开发经验",
"status": "partially_met",
"evidence": "候选人2024年硕士毕业，正式工作从2024年8月至今约2年，具备相关经验但年限略低于3年要求。"
},
{
"requirement": "熟练掌握Verilog语言",
"status": "met",
"evidence": "简历明确写明精通掌握Verilog，并在多个项目中实际应用。"
},
{
"requirement": "高速信号调试，熟悉MIPI, PCIE, USB, LVDS",
"status": "partially_met",
"evidence": "具备PCIE、JESD204b、VBO等高速接口经验，但简历未提及LVDS、MIPI、USB经验。"
},
{
"requirement": "熟练阅读英文文档",
"status": "met",
"evidence": "英语六级455分，且有英文论文一作发表经历。"
}
],
"dimensions": [
{
"name": "tech_power",
"raw_score": 90,
"confidence_level": "high",
"confidence_coefficient": 1,
"adjusted_score": 90,
"base_weight": 0.3,
"adjusted_weight": 0.857,
"score_breakdown": [
{
"item": "中性基准",
"score_change": 50,
"evidence": "所有维度从50分开始计算"
},
{
"item": "工作年限略低于要求",
"score_change": -10,
"evidence": "正式工作约2年，低于JD要求的3年"
},
{
"item": "Verilog精通",
"score_change": 10,
"evidence": "简历明确写明精通Verilog，项目均使用Verilog开发"
},
{
"item": "高速接口部分满足",
"score_change": 5,
"evidence": "有PCIE、JESD204b等经验，但缺乏LVDS等接口经验"
},
{
"item": "图像处理算法经验",
"score_change": 15,
"evidence": "具备3D LUT、色域转换、饱和度压缩等丰富的图像处理FPGA落地经验"
},
{
"item": "英文能力",
"score_change": 5,
"evidence": "英语六级，有英文论文一作"
},
{
"item": "复杂项目证据",
"score_change": 15,
"evidence": "多个高复杂度项目（VBO、3D LUT、PCIE等）且有明确量化结果"
}
],
"reason": "候选人技术栈与岗位高度契合，图像处理FPGA经验突出，项目成果明确。主要扣分点在于正式工作年限略低于3年要求，且缺少LVDS接口经验。",
"jd_requirement": "3年以上FPGA经验，精通Verilog，熟悉PCIE\/LVDS等高速接口，具备图像处理算法硬件实现能力。",
"resume_fulfillment": "具备约2年FPGA及图像处理经验，精通Verilog，有PCIE\/JESD204b等高速接口经验，图像处理项目成果丰富，但缺乏LVDS经验且年限略差。"
},
{
"name": "stability",
"raw_score": 50,
"confidence_level": "low",
"confidence_coefficient": 0,
"adjusted_score": null,
"base_weight": 0.25,
"adjusted_weight": null,
"score_breakdown": [
{
"item": "中性基准",
"score_change": 50,
"evidence": "所有维度从50分开始计算"
}
],
"reason": "候选人仅有一段有效正式工作经历，根据规则不纳入综合分计算。",
"jd_requirement": "未明确说明，按常规稳定性标准评估。",
"resume_fulfillment": "2024年硕士毕业，仅有一段正式工作经历（2024.08至今），无历史跳槽记录，但样本不足。"
},
{
"name": "salary_match",
"raw_score": 50,
"confidence_level": "low",
"confidence_coefficient": 0,
"adjusted_score": null,
"base_weight": 0.2,
"adjusted_weight": null,
"score_breakdown": [
{
"item": "中性基准",
"score_change": 50,
"evidence": "所有维度从50分开始计算"
}
],
"reason": "候选人未提供期望薪资，无法评估匹配度，不纳入综合分。",
"jd_requirement": "期望薪资范围：22-30K。",
"resume_fulfillment": "简历未提供期望薪资信息。"
},
{
"name": "pace_match",
"raw_score": 60,
"confidence_level": "low",
"confidence_coefficient": 0,
"adjusted_score": null,
"base_weight": 0.2,
"adjusted_weight": null,
"score_breakdown": [
{
"item": "中性基准",
"score_change": 50,
"evidence": "所有维度从50分开始计算"
},
{
"item": "地点匹配",
"score_change": 10,
"evidence": "候选人现居深圳，与岗位工作地点一致"
}
],
"reason": "候选人现居深圳，地点匹配。但未明确表态接受大小周及早9晚9节奏，也未提供到岗时间，关键信息缺失导致置信度为low。",
"jd_requirement": "深圳线下办公，大小周(早9晚9)，期望到岗2026-07-31。",
"resume_fulfillment": "现居深圳，但未明确接受大小周\/早9晚9工作节奏，未提供到岗时间。"
},
{
"name": "communication",
"raw_score": 95,
"confidence_level": "high",
"confidence_coefficient": 1,
"adjusted_score": 95,
"base_weight": 0.05,
"adjusted_weight": 0.143,
"score_breakdown": [
{
"item": "中性基准",
"score_change": 50,
"evidence": "所有维度从50分开始计算"
},
{
"item": "结构清晰",
"score_change": 10,
"evidence": "模块划分清晰，阅读顺序合理"
},
{
"item": "信息完整",
"score_change": 10,
"evidence": "任职时间、职位、公司和项目字段完整"
},
{
"item": "证据表达",
"score_change": 15,
"evidence": "项目描述包含背景、个人动作和量化结果（如色差ΔE<1.0）"
},
{
"item": "一致性",
"score_change": 10,
"evidence": "技能、经历、项目和时间线相互一致"
}
],
"reason": "简历结构清晰，字段完整，项目描述具备STAR法则特征且有量化数据支撑，信息表达质量极高。",
"jd_requirement": "此项为简历信息表达质量评估，JD无直接要求。",
"resume_fulfillment": "简历排版清晰，项目经历描述详实，包含具体技术动作与量化业务结果，表达质量优秀。"
}
],
"information_coverage": 0.35,
"overall_confidence": 0.35,
"match_score": 90.7,
"bonus_items": [
{
"dimension": "tech_power",
"score": 90,
"confidence": "high",
"impact": 3,
"evidence": "图像处理FPGA经验丰富，项目成果明确，技术栈高度契合"
},
{
"dimension": "communication",
"score": 95,
"confidence": "high",
"impact": 0.75,
"evidence": "简历结构清晰，项目描述包含量化结果，表达质量高"
}
],
"risks": {
"hard_constraint_risks": [],
"confirmed_high_risks": [],
"potential_risks": [
{
"risk": "工作年限略低于要求",
"detail": "候选人正式工作约2年，略低于JD明确要求的3年以上经验。",
"impact": 3
},
{
"risk": "缺失LVDS接口经验",
"detail": "JD筛选标准明确强调LVDS，但候选人简历中未体现相关经验。",
"impact": 2
}
]
},
"missing_information": [
"期望薪资",
"是否接受大小周及早9晚9工作节奏",
"到岗时间",
"LVDS接口相关经验"
],
"recommendation": "pending",
"recommendation_reason": "insufficient_evidence"
}
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2026-07-28 19:03:36