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研发周远泽 2026-07-05T16:00:00.000Z FPGA工程师-深圳 2 全职普通 2026-07-30T16:00:00.000Z 关于朗伯威LAMBERV 高端视觉传感器供应商 | 国家级高新技术企业 | 清华团队 | 高速成长期企业朗伯威中国官网：www.lamberv.com 任职要求： 1、统招本科以上学历，3年以上图像处理/信号处理算法FPGA开发经验； 2、熟练的掌握掌握Verilog语言； 3、有高速信号调试经验，熟悉MIPI，PCIE，USB等接口；熟悉LVDS； 4、具有大规模电路逻辑设计经验和调试经验，能够解决复杂的时序问题； 5、具备数量阅读英文文档的能力； 6、能接受研发攻关期加班和一定的工作压力。岗位职责： 1、负责超高分辨率智能工业相机、计算成像传感产品的图像、视觉算法的硬件逻辑实现方案论证； 2、负责FPGA逻辑的设计、开发、调试以及维护等工作； 3、配合软件、硬件工程师进行产品设计开发过程中的软硬件联调和验证； 4、负责FPGA相关文档的撰写和整理。公司福利 1、办公室咖啡、小零食每日无限量供应； 2、核心团队来自清华大学，公司业务高速健康增长，产品研发采用前沿技术路线，提供有竞争力的职业晋升机会。 3、团队扁平化管理，成员年轻化，只要敢拼敢干，空间不设限；图像。LVDS 22-30K HC2026070605 67adaef1fe156cbf02573142 00050 [{'name': '周远泽', 'username': 'c945b5g9', 'status': 1, 'type': 0, 'departments': [3], 'integrate_id': 'c945b5g9'}, {'name': '唐汇沙', 'username': 'adb78383', 'status': 1, 'type': 0, 'departments': [3], 'integrate_id': 'adb78383'}] [{'name': '杨心杰', 'username': 'e3378688', 'status': 1, 'type': 0, 'departments': [5], 'integrate_id': 'e3378688'}] [{'name': '杨心杰', 'username': 'e3378688', 'status': 1, 'type': 0, 'departments': [5], 'integrate_id': 'e3378688'}] [{'name': '户孝围', 'username': '3eabb56d', 'status': 1, 'type': 0, 'departments': [1, 4], 'integrate_id': '3eabb56d'}] 社招深圳-源政创业大厦 3-5年大小周(早9晚9) 通过 2026-07-05T16:00:00.000Z 已启动 2026-07-05T16:00:00.000Z 77 22 12 6 2 1 5 1 1 未完成 0.5 FPGA 研发 84.025

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        "overall_match": "候选人具备扎实的FPGA底层开发与高速接口调试能力，技术高度匹配，薪资期望合理，综合匹配度高。",
        "key_strengths": [
            "核心FPGA技能完全覆盖，具备5年大规模逻辑设计与高速接口（PCIE\/100GE等）调试经验",
            "期望薪资28-30K完全在岗位预算22-30K范围内，薪资匹配度极高",
            "简历结构清晰，项目经历详实，技术表达专业，具备良好的工程文档能力"
        ],
        "key_concerns": [
            "缺乏直接的图像处理\/信号处理算法FPGA开发经验，过往经验偏向网络安全与半导体测试设备",
            "最近一段工作任职仅约6个月，历史平均任职2.5年，稳定性存在一定波动风险",
            "未明确表态是否接受大小周及早9晚9的工作节奏，未提供预计到岗时间及英文文档阅读能力证明"
        ],
        "recommendation_summary": "候选人技术能力高度匹配，薪资期望合理，简历呈现优秀。虽缺乏直接的图像处理算法FPGA经验且近期任职较短，但底层FPGA能力扎实且可迁移，综合匹配分达81.1，整体置信度0.76，强烈推荐推进面试。"
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            "jd_requirement": "3年以上图像处理\/信号处理算法FPGA开发经验；熟练掌握Verilog；有高速信号调试经验（PCIE\/MIPI\/LVDS等）；大规模电路逻辑设计与复杂时序解决能力",
            "resume_fulfillment": "具备5年FPGA开发经验，熟练掌握Verilog，拥有丰富的PCIE、100GE、Aurora等高速接口调试经验及大规模逻辑设计能力。虽无直接的图像处理算法FPGA经验，但底层高速信号处理与复杂系统开发能力完全可迁移，技术实力充分满足岗位要求。"
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            "jd_requirement": "岗位未明确稳定性要求，默认评估历史任职时长与连贯性",
            "resume_fulfillment": "候选人共有3段正式工作经历，历史平均任职约2.5年。但最近一段工作（精智达半导体）任职仅约6个月，触发稳定性扣分规则，存在一定波动风险。"
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            "resume_fulfillment": "候选人期望薪资为28-30K，完全落在岗位预算范围内，薪资匹配度极高，无薪资谈判风险。"
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            "jd_requirement": "深圳办公；大小周(早9晚9)；能接受研发攻关期加班和一定的工作压力",
            "resume_fulfillment": "候选人意向城市为深圳，地点匹配。但未明确说明是否接受大小周、早9晚9及加班节奏，也未提供预计到岗时间，关键接受意愿缺失，不纳入综合分计算。"
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