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简历初筛 #809

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请求 ID
1-6a8d0e71-15eb4d-d186c49c6982
状态
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创建时间
2026-08-25 11:42:41
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2026-08-25 03:40:59
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809
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产研 周远泽 2026-07-05T16:00:00.000Z FPGA工程师-深圳 2 全职 普通 2026-07-30T16:00:00.000Z 关于朗伯威LAMBERV 高端视觉传感器供应商 | 国家级高新技术企业 | 清华团队 | 高速成长期企业 朗伯威中国官网：www.lamberv.com 任职要求： 1、统招本科以上学历，3年以上图像处理/信号处理算法FPGA开发经验； 2、熟练的掌握掌握Verilog语言； 3、有高速信号调试经验，熟悉MIPI，PCIE，USB等接口；熟悉LVDS； 4、具有大规模电路逻辑设计经验和调试经验，能够解决复杂的时序问题； 5、具备数量阅读英文文档的能力； 6、能接受研发攻关期加班和一定的工作压力。 岗位职责： 1、负责超高分辨率智能工业相机、计算成像传感产品的图像、视觉算法的硬件逻辑实现方案论证； 2、负责FPGA逻辑的设计、开发、调试以及维护等工作； 3、配合软件、硬件工程师进行产品设计开发过程中的软硬件联调和验证； 4、负责FPGA相关文档的撰写和整理。 公司福利 1、办公室咖啡、小零食每日无限量供应； 2、核心团队来自清华大学，公司业务高速健康增长，产品研发采用前沿技术路线，提供有竞争力的职业晋升机会。 3、团队扁平化管理，成员年轻化，只要敢拼敢干，空间不设限； 图像。LVDS 22-30K HC2026070605 67adaef1fe156cbf02573142 00050 [{'name': '周远泽', 'username': 'c945b5g9', 'status': 1, 'type': 0, 'departments': [3], 'integrate_id': 'c945b5g9'}, {'name': '唐汇沙', 'username': 'adb78383', 'status': 1, 'type': 0, 'departments': [3], 'integrate_id': 'adb78383'}] [{'name': '杨心杰', 'username': 'e3378688', 'status': 1, 'type': 0, 'departments': [29], 'integrate_id': 'e3378688'}] [{'name': '杨心杰', 'username': 'e3378688', 'status': 1, 'type': 0, 'departments': [29], 'integrate_id': 'e3378688'}] [{'name': '户孝围', 'username': '3eabb56d', 'status': 1, 'type': 0, 'departments': [22, 4], 'integrate_id': '3eabb56d'}] 社招 深圳-源政创业大厦 3-5年 大小周(早9晚9) 通过 2026-07-05T16:00:00.000Z 已启动 2026-07-05T16:00:00.000Z 99 27 13 6 2 1 6 1 1 未完成 0.5 FPGA 研发 82.136
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        "overall_match": "候选人具备扎实的FPGA逻辑设计与复杂时序收敛能力，项目成果详实，技术匹配度高，但专项FPGA经验略低于3年要求且缺乏部分视觉接口经验。",
        "key_strengths": [
            "FPGA逻辑设计与复杂时序问题解决能力突出，具备高可靠数据链路经验",
            "项目成果数据详实，具备自动化验证与全流程开发经验"
        ],
        "key_concerns": [
            "实际FPGA专项经验为2年4个月，略低于3年要求",
            "缺乏MIPI、LVDS等视觉相机常用高速接口经验"
        ],
        "recommendation_summary": "技术能力高度匹配且项目经验丰富，综合评分达到strong_approve标准，建议推进面试以核实专项经验深度及缺失接口经验。"
    },
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            "confidence_level": "high",
            "jd_requirement": "3年以上图像\/信号处理FPGA经验，熟练Verilog，熟悉MIPI\/PCIE\/USB\/LVDS，大规模逻辑设计与复杂时序处理，英文文档阅读。",
            "resume_fulfillment": "熟练掌握Verilog，具备复杂时序收敛与跨die处理经验；熟悉PCIe、千兆网等接口，但缺乏MIPI\/USB\/LVDS经验；实际FPGA经验2年4个月，略低于3年要求；具备英国留学背景，英文能力良好。"
        },
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            "jd_requirement": "未明确说明，默认评估任职稳定性。",
            "resume_fulfillment": "最近一段正式工作（新凯来集团）任职28个月，超过24个月，视为稳定。"
        },
        {
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            "jd_requirement": "22-30K",
            "resume_fulfillment": "候选人未提供期望薪资，信息缺失。"
        },
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            "jd_requirement": "深圳，大小周(早9晚9)，接受研发攻关期加班。",
            "resume_fulfillment": "候选人未说明当前城市、是否接受大小周及加班安排，信息缺失。"
        },
        {
            "name": "communication",
            "raw_score": 95,
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            "jd_requirement": "无直接要求，评估简历呈现质量。",
            "resume_fulfillment": "简历结构清晰，模块完整，项目描述包含背景、职责与量化成果（如时延<2µs、吞吐量16GB），专业度高。"
        }
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                "risk": "核心硬性要求存在部分相关证据，但尚不足以确认完全满足",
                "description": "候选人实际FPGA开发经验为2年4个月，略低于JD要求的3年以上专项经验；同时熟悉PCIe和千兆网，但未体现MIPI、USB、LVDS等视觉传感器常用高速接口经验。建议面试时进一步核实其相关接口调试能力及独立负责复杂项目的深度。"
            }
        ]
    },
    "missing_information": [
        "候选人未提供期望薪资",
        "候选人未说明当前所在城市及是否接受异地",
        "候选人未说明是否接受大小周及研发攻关期加班安排",
        "候选人未提供预计到岗时间"
    ],
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