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#827
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1-6a8eae8d-15e1aa-d4ec34204d1e
success
2026-08-26 17:20:32
2026-08-26 09:17:30
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827
请求 ID
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1-6a8eae8d-15e1aa-d4ec34204d1e
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2026-08-26 09:17:30
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产研
周远泽
2026-07-05T16:00:00.000Z
FPGA工程师-深圳
2
全职
普通
2026-07-30T16:00:00.000Z
关于朗伯威LAMBERV
高端视觉传感器供应商 | 国家级高新技术企业 | 清华团队 | 高速成长期企业 朗伯威中国官网：www.lamberv.com
任职要求：
1、统招本科以上学历，3年以上图像处理/信号处理算法FPGA开发经验；
2、熟练的掌握掌握Verilog语言；
3、有高速信号调试经验，熟悉MIPI，PCIE，USB等接口；熟悉LVDS；
4、具有大规模电路逻辑设计经验和调试经验，能够解决复杂的时序问题；
5、具备数量阅读英文文档的能力；
6、能接受研发攻关期加班和一定的工作压力。
岗位职责：
1、负责超高分辨率智能工业相机、计算成像传感产品的图像、视觉算法的硬件逻辑实现方案论证；
2、负责FPGA逻辑的设计、开发、调试以及维护等工作；
3、配合软件、硬件工程师进行产品设计开发过程中的软硬件联调和验证；
4、负责FPGA相关文档的撰写和整理。
公司福利
1、办公室咖啡、小零食每日无限量供应；
2、核心团队来自清华大学，公司业务高速健康增长，产品研发采用前沿技术路线，提供有竞争力的职业晋升机会。
3、团队扁平化管理，成员年轻化，只要敢拼敢干，空间不设限；
图像。LVDS
22-30K
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00050
[{'name': '周远泽', 'username': 'c945b5g9', 'status': 1, 'type': 0, 'departments': [3], 'integrate_id': 'c945b5g9'}, {'name': '唐汇沙', 'username': 'adb78383', 'status': 1, 'type': 0, 'departments': [3], 'integrate_id': 'adb78383'}]
[{'name': '杨心杰', 'username': 'e3378688', 'status': 1, 'type': 0, 'departments': [29], 'integrate_id': 'e3378688'}]
[{'name': '杨心杰', 'username': 'e3378688', 'status': 1, 'type': 0, 'departments': [29], 'integrate_id': 'e3378688'}]
[{'name': '户孝围', 'username': '3eabb56d', 'status': 1, 'type': 0, 'departments': [22, 4], 'integrate_id': '3eabb56d'}]
社招
深圳-源政创业大厦
3-5年
大小周(早9晚9)
通过
2026-07-05T16:00:00.000Z
已启动
2026-07-05T16:00:00.000Z
102
28
14
6
2
1
6
1
1
未完成
0.5
FPGA
研发
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{
"summary": {
"overall_match": "候选人具备7年FPGA开发经验，熟悉Verilog及多种高速接口，有图像采集传输项目经验，技术基本匹配，但缺乏MIPI\/PCIE\/LVDS等特定接口及大规模时序设计明确证据，且对大小周工作制接受度未知。",
"key_strengths": [
"7年FPGA开发经验，具备完整的图像采集与UDP传输项目经历",
"熟悉主流FPGA芯片及开发工具，接口调试经验丰富"
],
"key_concerns": [
"缺乏MIPI、PCIE、LVDS等JD明确要求的高速接口经验证据",
"未明确表态是否接受大小周及早9晚9的工作节奏"
],
"recommendation_summary": "技术能力基本达标但部分核心接口经验待核实，综合匹配度良好，建议进一步面试确认技术深度及工作节奏接受度后推进。"
},
"hard_requirements_check": [
{
"condition": "统招本科以上学历",
"status": "met",
"evidence": "南昌工程学院通信工程本科"
},
{
"condition": "3年以上图像处理\/信号处理算法FPGA开发经验",
"status": "met",
"evidence": "7年FPGA开发经验，含OV7670图像采集与UDP传输项目"
},
{
"condition": "熟练掌握Verilog语言",
"status": "met",
"evidence": "简历明确写明熟悉Verilog及多种FPGA开发工具"
},
{
"condition": "熟悉MIPI，PCIE，USB，LVDS等高速接口",
"status": "unknown",
"evidence": "具备USB、千兆以太网、HDMI经验，但缺乏MIPI、PCIE、LVDS的直接证据"
},
{
"condition": "大规模电路逻辑设计和调试经验，解决复杂时序问题",
"status": "unknown",
"evidence": "简历提及模块划分与整合，但未明确体现大规模逻辑及复杂时序解决经验"
},
{
"condition": "熟练阅读英文文档",
"status": "unknown",
"evidence": "简历未提及英文文档阅读能力"
}
],
"missing_information": [
"期望薪资具体数值",
"是否接受大小周及早9晚9的工作节奏",
"MIPI、PCIE、LVDS等特定高速接口经验",
"大规模逻辑设计及复杂时序解决能力",
"英文文档阅读能力"
],
"dimensions": [
{
"name": "tech_power",
"raw_score": 80,
"confidence_level": "medium",
"adjusted_score": 74,
"adjusted_weight": 0.625,
"score_breakdown": [
{
"item": "中性基准",
"score_change": 50
},
{
"item": "Verilog及主流工具熟练",
"score_change": 15,
"evidence": "简历明确写明熟悉Verilog及多种FPGA开发工具"
},
{
"item": "FPGA开发经验及图像项目",
"score_change": 10,
"evidence": "7年经验，有OV7670图像采集与UDP传输项目"
},
{
"item": "高速接口部分满足",
"score_change": 5,
"evidence": "具备USB、千兆以太网经验，缺MIPI\/PCIE\/LVDS"
}
],
"jd_requirement": "3年以上图像处理\/信号处理FPGA经验，精通Verilog，熟悉MIPI\/PCIE\/USB\/LVDS等高速接口，具备大规模逻辑设计及复杂时序解决能力",
"resume_fulfillment": "具备7年FPGA经验，熟练掌握Verilog及USB\/千兆以太网等接口，有图像采集项目经验；但缺乏MIPI\/PCIE\/LVDS及大规模复杂时序设计的直接证据"
},
{
"name": "stability",
"raw_score": 75,
"confidence_level": "medium",
"adjusted_score": 70,
"adjusted_weight": 0.25,
"score_breakdown": [
{
"item": "中性基准",
"score_change": 50
},
{
"item": "历史平均任职超3年",
"score_change": 25,
"evidence": "最近一段24个月，历史均值约3.46年"
}
],
"jd_requirement": "未明确说明，默认评估任职稳定性",
"resume_fulfillment": "最近一段工作任职满24个月，历史平均任职超3年，整体稳定性良好"
},
{
"name": "salary_match",
"raw_score": 90,
"confidence_level": "high",
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"adjusted_weight": 0.0625,
"score_breakdown": [
{
"item": "中性基准",
"score_change": 50
},
{
"item": "薪资在预算范围内",
"score_change": 40,
"evidence": "目前23k，在22-30K范围内"
}
],
"jd_requirement": "22-30K",
"resume_fulfillment": "目前薪资23k*15薪，期望面议，在JD预算范围内"
},
{
"name": "pace_match",
"raw_score": 60,
"confidence_level": "low",
"adjusted_score": null,
"adjusted_weight": null,
"score_breakdown": [
{
"item": "中性基准",
"score_change": 50
},
{
"item": "地点匹配",
"score_change": 10,
"evidence": "现居深圳且期望深圳"
}
],
"jd_requirement": "深圳，大小周(早9晚9)，需接受加班",
"resume_fulfillment": "现居深圳且期望深圳，地点匹配；但未明确说明是否接受大小周及早9晚9的工作节奏"
},
{
"name": "communication",
"raw_score": 80,
"confidence_level": "high",
"adjusted_score": 80,
"adjusted_weight": 0.0625,
"score_breakdown": [
{
"item": "中性基准",
"score_change": 50
},
{
"item": "模块清晰完整",
"score_change": 10,
"evidence": "包含个人信息、工作经验、项目经历等完整模块"
},
{
"item": "项目描述清晰",
"score_change": 20,
"evidence": "项目经历包含背景、职责与结果，表达流畅"
}
],
"jd_requirement": "此项为简历信息表达质量评估，JD无直接要求",
"resume_fulfillment": "简历结构清晰，模块完整，项目经历包含背景、职责与结果，表达流畅"
}
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"bonus_items": [],
"risks": {
"hard_constraint_risks": [],
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"potential_risks": [
{
"dimension": "tech_power",
"description": "缺乏MIPI、PCIE、LVDS等JD明确要求的高速接口经验证据，且大规模时序设计能力未明确体现",
"risk_impact": 6
},
{
"dimension": "pace_match",
"description": "未明确表态是否接受大小周及早9晚9的工作节奏，存在适配风险",
"risk_impact": 4
}
]
},
"match_score": 74.4,
"overall_confidence": 0.66,
"recommendation": "pending",
"recommendation_reason": "技术能力基本达标但部分核心接口经验待核实，且工作节奏接受度未知，需进一步面试确认。"
}
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