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产研周远泽 2026-07-05T16:00:00.000Z FPGA工程师-深圳 2 全职普通 2026-07-30T16:00:00.000Z 关于朗伯威LAMBERV 高端视觉传感器供应商 | 国家级高新技术企业 | 清华团队 | 高速成长期企业朗伯威中国官网：www.lamberv.com 任职要求： 1、统招本科以上学历，3年以上图像处理/信号处理算法FPGA开发经验； 2、熟练的掌握掌握Verilog语言； 3、有高速信号调试经验，熟悉MIPI，PCIE，USB等接口；熟悉LVDS； 4、具有大规模电路逻辑设计经验和调试经验，能够解决复杂的时序问题； 5、具备数量阅读英文文档的能力； 6、能接受研发攻关期加班和一定的工作压力。岗位职责： 1、负责超高分辨率智能工业相机、计算成像传感产品的图像、视觉算法的硬件逻辑实现方案论证； 2、负责FPGA逻辑的设计、开发、调试以及维护等工作； 3、配合软件、硬件工程师进行产品设计开发过程中的软硬件联调和验证； 4、负责FPGA相关文档的撰写和整理。公司福利 1、办公室咖啡、小零食每日无限量供应； 2、核心团队来自清华大学，公司业务高速健康增长，产品研发采用前沿技术路线，提供有竞争力的职业晋升机会。 3、团队扁平化管理，成员年轻化，只要敢拼敢干，空间不设限；图像。LVDS 22-30K HC2026070605 67adaef1fe156cbf02573142 00050 [{'name': '周远泽', 'username': 'c945b5g9', 'status': 1, 'type': 0, 'departments': [3], 'integrate_id': 'c945b5g9'}, {'name': '唐汇沙', 'username': 'adb78383', 'status': 1, 'type': 0, 'departments': [3], 'integrate_id': 'adb78383'}] [{'name': '杨心杰', 'username': 'e3378688', 'status': 1, 'type': 0, 'departments': [29], 'integrate_id': 'e3378688'}] [{'name': '杨心杰', 'username': 'e3378688', 'status': 1, 'type': 0, 'departments': [29], 'integrate_id': 'e3378688'}] [{'name': '户孝围', 'username': '3eabb56d', 'status': 1, 'type': 0, 'departments': [22, 4], 'integrate_id': '3eabb56d'}] 社招深圳-源政创业大厦 3-5年大小周(早9晚9) 通过 2026-07-05T16:00:00.000Z 已启动 2026-07-05T16:00:00.000Z 103 29 15 8 3 1 7 1 2 未完成 0.5 FPGA 研发 81.17241379

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        "overall_match": "候选人具备扎实的FPGA开发与大规模逻辑设计能力，技术匹配度高，但过往经验偏向网络报文处理而非图像处理，且部分特定接口经验及加班意愿待确认。",
        "key_strengths": [
            "具备3.5年FPGA开发经验，熟练掌握Verilog及大规模逻辑设计与时序收敛",
            "有100G\/40G高速接口及复杂系统量产交付经验，项目成果量化清晰",
            "明确接受异地工作至深圳，简历结构清晰、表达专业"
        ],
        "key_concerns": [
            "过往经验集中于网络DPI与报文处理，缺乏直接的图像处理\/视觉算法FPGA开发经验",
            "熟悉Interlaken\/DDR等高速接口，但未提及JD要求的MIPI、PCIE、USB、LVDS等接口",
            "未明确说明是否接受大小周及研发攻关期加班，未提供到岗时间"
        ],
        "recommendation_summary": "候选人技术底子优秀，FPGA核心能力与项目经验高度匹配，综合分达到approve标准。虽场景经验与JD存在部分差异且节奏意愿待确认，但不构成硬性淘汰风险，建议推进面试以核实图像算法迁移能力及加班接受度。"
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            "jd_requirement": "3年以上图像处理\/信号处理算法FPGA开发经验；熟练掌握Verilog；熟悉MIPI\/PCIE\/USB\/LVDS及高速信号调试；具备大规模逻辑设计与时序问题解决能力。",
            "resume_fulfillment": "具备3.5年FPGA开发经验，精通Verilog及大规模逻辑设计与时序收敛。有100G\/40G高速接口调试及量产经验。但经验主要集中在网络报文处理（DPI），缺乏直接的图像处理\/视觉算法经验；高速接口熟悉Interlaken\/DDR\/Aurora，未提及MIPI\/PCIE\/USB\/LVDS。"
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            "resume_fulfillment": "明确可接受工作地为广东省-深圳，满足地点要求。但未明确说明是否接受大小周、早9晚9及研发加班，未提供到岗时间。"
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