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    "basic_info": {
        "name": "曹非凡",
        "gender": "男",
        "phone": "",
        "email": "",
        "age": "28",
        "birth_date": "",
        "location": "成都",
        "work_years": "3.3"
    },
    "education": [
        {
            "school": "电子科技大学成都学院",
            "major": "智能科学与技术",
            "degree": "本科",
            "graduation_year": "2023"
        }
    ],
    "job_intention": {
        "expected_position": "高级 FPGA 工程师",
        "expected_salary": "不低于16K",
        "expected_city": "深圳",
        "availability": "收到offer 1个月左右"
    },
    "skills": [
        "Verilog HDL",
        "Xilinx Vivado",
        "RTL 设计",
        "仿真验证",
        "综合实现",
        "板级调试",
        "PL\/PS 协同开发",
        "DDR",
        "PCIE",
        "ETH",
        "SPI",
        "I2C",
        "UART",
        "RS485",
        "QSPI",
        "光口 UDP",
        "NVMe",
        "频谱检波",
        "多频段扫描",
        "时域分析",
        "门控谱",
        "阵列及和差比幅测向",
        "多路 DDC",
        "数字下变频",
        "雷达脉冲检测",
        "TOA",
        "PDW",
        "高采样率 IQ 数据采集与存储",
        "模块间协议标准制定与对接落地",
        "国产 AD 芯片选型与测试",
        "板卡 BUG 分析定位与技术支持",
        "LVDS 约束",
        "IBUFDS 原语",
        "IDDR 原语",
        "XDMA 核",
        "AXI_BRAM",
        "AXILITE_BRAM",
        "SSI 堆叠技术",
        "SLL",
        "Pblock",
        "多级流水"
    ],
    "work_experience": [
        {
            "company": "成都翰德科技有限公司",
            "position": "FPGA 工程师",
            "duration": "2023\/07 - Present",
            "description": "1. 负责无线电监测测向产品的 FPGA 功能开发与板卡维护，将功能需求在 FPGA 侧落地实现；\n2. 负责板卡端 BUG 的分析、定位与修复，提供板卡层面的技术支持；\n3. 参与多个市场项目的功能方案设计与开发，年均承担功能方案及开发 20—30 项。\n主要业绩：\n1. 完成 PL 频谱检波、时域分析等多项核心功能开发，填补产品功能空缺，提升产品竞争力；\n2. 累计修复板卡 BUG 百余个，保障板卡稳定运行；\n3. 制定各模块间的协议标准并对接落地，解决协议不一致、管理混乱的问题；\n4. 主导国产 AD 芯片选型测试并输出测试报告，推进板卡器件国产化。"
        }
    ],
    "project_experience": [
        {
            "name": "AD9643 高速信号采集开发",
            "role": "FPGA 工程师",
            "duration": "",
            "description": "在 AD9643 使用开发过程中，配置好 XDC 文件规范 LVDS 约束，使用 SPI 协议配置 AD 输出模式，使能等，将 AD9643 的 LVDS 差分时钟信号和数据信号利用 IBUFDS 原语转换成单端，再使用 IDDR 原语结合时钟将差分数据转化成双边沿采样的数据，最后结合采样数据，反向调整 AD9643 的时钟输出延时，最终使 AD 输出数据达到良好。"
        },
        {
            "name": "某脉冲侦测项目",
            "role": "FPGA 工程师",
            "duration": "",
            "description": "使用 PCIE3.0X16 的高速数据接口，利用 Xilinx 提供的官方 XDMA 核，利用 AXI_BRAM 和 AXILITE_BRAM，将 BAR0 地址区域配置为上位机与 PL 交互的命令通道，将 BAR2\/BAR4 配置为上位机接收区域，实现高速的数据交互，在项目使用中，实际使用速度达到 4GB\/s。"
        },
        {
            "name": "VU13P 国产平替芯片时序修复",
            "role": "FPGA 工程师",
            "duration": "",
            "description": "在开发 VU13P 国产平替芯片时，由于其采用的是 SSI 堆叠技术，将多 die 进行堆叠，导致资源使用过多时需要跨 die，其跨 SLR 的策略采用的是 SLL，导致时钟主频一高，时序裕量不足，时序骤然变差。最终解决方案为：将各 SLR 约束为 Pblock，将各个模块约束在各个模块中，跨 SLR 模块的寄存器采用多级流水（即打拍），同时将每个流水寄存器约束在合理的 SLR 上，最终使时序成功收敛。"
        }
    ],
    "certifications": [],
    "self_evaluation": "1. 3 年 FPGA 开发经验，熟练使用 Verilog HDL 与 Vivado 完成 RTL 设计、仿真验证与板级调试，熟悉 Xilinx 系列 FPGA 的 PL\/PS 协同开发流程；\n2. 熟悉 DDR, PCIE, ETH 等高速接口，熟悉 SPI, I2C, UART 等协议，擅长高速数据传输，数字信号处理，时序优化；\n3. 熟悉 SPI\/QSPI、UART、RS485 等多种接口协议，并具备 PCIe、光口 UDP、NVMe 存储等高速接口与数据链路的开发经验；\n4. 主导开发的频谱检波、时域分析等功能填补产品功能空缺，开发成果已随产品成为成熟产品并稳定运行；\n5. 具备「需求拆解—方案设计—RTL 实现—板级联调—问题定位」的完整开发能力，可独立承担板卡级功能开发与技术支持。"
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