{
    "basic_info": {
        "name": "杨震",
        "gender": null,
        "phone": "+86-18341316831",
        "email": "yz97213483@qq.com",
        "age": null,
        "birth_date": "1995\/07",
        "location": "深圳",
        "work_years": "0.5"
    },
    "education": [
        {
            "school": "大连理工大学",
            "major": "电子科学与技术",
            "degree": "硕士",
            "graduation_year": "2024"
        },
        {
            "school": "辽宁石油化工大学",
            "major": null,
            "degree": "学士",
            "graduation_year": "2018"
        }
    ],
    "job_intention": {
        "expected_position": null,
        "expected_salary": null,
        "expected_city": null,
        "availability": null
    },
    "skills": [
        "Verilog",
        "Vivado",
        "Vitis",
        "LLM大语言模型",
        "ILA",
        "VIO",
        "万用表",
        "校色仪",
        "C++",
        "Python",
        "Git",
        "AXI-Lite",
        "AX-Stream",
        "AXI-Full",
        "V-by-OneHS1.4",
        "GTX\/GTY高速收发器",
        "UART",
        "SPI",
        "I²C",
        "PS与PL联调",
        "时序约束",
        "时序收敛"
    ],
    "work_experience": [
        {
            "company": "康冠科技",
            "position": "FPGA开发工程师",
            "duration": "2024\/06 - Present",
            "description": "主导设计SoC与panel之间基于FPGA的高速视频传输通路：自研V-by-OneHS8-lane链路层（2.97Gbps\/lane，聚合约23.8Gbps）+GT收发器集成+8-lane去偏斜对齐与VBO→eDP4-lane桥接+AXI总线互联与分级复位时序，在KintexUltraScale+上承载4K@10-bit实时图像处理流水线并完成板级点屏。参与功能开发前期调研，负责项目关键功能开发，完成相关各种技术文档的撰写，调研竞品功能与数据，为产品优化提供参考依据。"
        }
    ],
    "project_experience": [
        {
            "name": "V-by-OneHS高速显示接口链路层",
            "role": "FPGA开发工程师",
            "duration": null,
            "description": "针对SoC视频数据在FPGA端缺少收发通路的问题，开发基于V-by-OneHS协议的4K60Hz收发器，独立完成FPGA实现、文档调研、RTL编写、仿真与优化及板级调试。发送端：完成黑屏调试，依据V-by-OneHS1.4-2018协议确定模块划分；设计热插拔检测、CDR训练、ALN训练及数据传输状态机。4K60Hz下8lane对数据进行区分D码\/K码、插入帧同步符号、完成8-lane打包与映射，供GT收发器识别；加扰模块采用4路并行16-bitLFSR自同步扰码以降低EMI。GT参考时钟50MHz，像素时钟148.5MHz，线速率2.97Gbps；编写彩条生成模块，在74.5MHz时钟下生成行\/场同步、DE和像素数据，完成点屏。接收端：在GT恢复时钟下先进行4路并行16-bitLFSR自同步解扰，再对8lane数据解包，恢复行\/场同步和DE信号；与发送端通过DDR\/VDMA桥接，完成点屏验证。"
        },
        {
            "name": "AXI视频通路与SOC集成",
            "role": "FPGA开发工程师",
            "duration": null,
            "description": "后期屏幕更换为eDP模组，搭建AXI-Stream视频桥流程。VBO接收数据先经异步FIFO跨时域处理，时钟从74.25MHz提升至200MHz，同时进行去偏斜对齐，生成数据、DE、SOF信号；下游对数据重排以适配eDP视频流格式，再将视频流及标志信号封装为AXI-Stream协议，握手后传输至VPSS和图像处理链。图像处理模块先解析data\/DE\/SOF信号，依次完成黑电平、YUV锐化、线性化、白平衡、3×3色彩空间转换矩阵和重编码等算法模块，再封装为AXI-Stream协议由eDP发送端输出，保证传输过程中数据不丢失、不偏移。通过AXI-Lite寄存器统一配置图像处理和数据传输，支持PS端经AXI协议将更新系数回灌至PL端。"
        },
        {
            "name": "3D-LUT四面体插值色彩映射",
            "role": "FPGA开发工程师",
            "duration": null,
            "description": "原SoC内置3D-LUT仅支持17³精度，精度还有提升空间，因此在FPGA上实现33³精度3D-LUT功能。独立完成FPGA实现、文档调研、RTL编写、仿真与优化及板级调试。使用MATLAB仿真验证算法，移植为RTL。V1版本采用固定RAM存储LUT表：对输入RGB数据进行截取与定点化，格式为8bit整数部分+20bit小数部分，整数部分作为3D-LUT节点索引，小数部分作为插值权重，将三维地址映射为一维地址，读取对应四个顶点的LUT数据，实现四面体插值。LUT表量化精度为8bit。V2版本修改数据存储方式，将LUT以数组性质存储在vitis端，上电后通过函数将数据写入DDR，并通过寄存器控制AXI-Full总线将数据从DDR写入RAM。V3版本通过加速\/减速模块提升计算时钟频率，降低一半RAM资源，提升LUT表精度至16bit；将共48bit数据拆分后经AXI总线写入URAM，支持多张LUT表存储与动态切换。"
        },
        {
            "name": "Demura均匀性校正",
            "role": "FPGA开发工程师",
            "duration": null,
            "description": "原SoC内置Demura的分辨率和均匀性不达标，暗部画质差，因此在FPGA上自研效果更好的Demura算法。在既有Demura矫正模块的基础上进行流水线、代码逻辑优化，了解吸收开发原理，将屏幕划分为120×69个分区，通过AXI-Full总线从DDR中对应地址读取Demura映射表，利用DE信号进行像素位置判断，通过乒乓操作实现两组RAM交替读写，达成一个RAM只需缓存三行1800个映射表数据，而无需存储全屏校正数据的目的；对处理后的像素数据进行Block边缘渐变处理解决棋盘格效应。"
        },
        {
            "name": "YUV锐化功能",
            "role": "FPGA开发工程师",
            "duration": null,
            "description": "为了在FPGA上实现更灵活的锐化功能，实现将RGB色彩格式通过矩阵的方式转换成YUV色彩格式，转换精度12bit，参数化形式编写代码。在vitis端通过参数写入，经过AXI-Lite在下游实时更改矩阵参数，适应不同RGB色域的转换，同步进行YUV转RGB操作。在YUV域实现拉普拉斯锐化功能，基于双行缓冲构建3×3滑动卷积窗口，支持4lane像素并行同时生成窗口矩阵，可切换4邻域\/8邻域的拉普拉斯算子的实时锐化，采用移位运算替代乘法优化资源，并完整处理图像上\/下\/左\/右边界。"
        },
        {
            "name": "系统级BlockDesign集成与上电时序控制",
            "role": "FPGA开发工程师",
            "duration": null,
            "description": "整套开发系统须实现软核控制寄存器的功能，因此基于VivadoIPIntegrator搭建SOC顶层的BlockDesign，集成DDR4MIG、VPSS、Microblaze软核，AXI-Interconnect、MMCM等IP，并与RTL模块互联。完成DDRUI时钟派生出多种频率多路时钟进行全片分配，分发给复位、软核控制、DDR读写、图像处理等模块。设计分步上电+主动复位的方式，按DDR启动→PLL锁定→软核复位→VBO复位→eDP复位顺序分级延迟释放各子模块；MicroBlaze软核经AXI-Lite寄存器组统一配置图像处理参数、下发校正系数、控制复位并回读系统状态。"
        }
    ],
    "certifications": [],
    "self_evaluation": "具有良好的沟通能力与团队协作能力，能够与软硬件工程师高效协作，推动功能开发或需求落实。具有良好的技术文档与工作报告的编写能力。"
}

{
    "events": [
        {
            "eventName": "ObjectCreated:PutObject",
            "eventSource": "acs:oss",
            "eventTime": "2026-10-19T02:48:54.000Z",
            "eventVersion": "1.0",
            "oss": {
                "bucket": {
                    "arn": "acs:oss:cn-hangzhou:1748673497100614:langbowei-static",
                    "name": "langbowei-static",
                    "ownerIdentity": "1748673497100614",
                    "virtualBucket": ""
                },
                "object": {
                    "deltaSize": 508484,
                    "eTag": "6167E6B971E21AE9236CCE07AB19192D",
                    "key": "resumes\/1-6ad58516-15bb47-83dca3b9c0d5__widget_1704704635359_0.pdf",
                    "objectMeta": {
                        "mimeType": "application\/pdf"
                    },
                    "size": 508484
                },
                "ossSchemaVersion": "1.0",
                "ruleId": "6ace21aabfd5f4f41034504922b3ff7128aa76bb"
            },
            "region": "cn-hangzhou",
            "requestParameters": {
                "sourceIPAddress": "172.16.0.119"
            },
            "responseElements": {
                "requestId": "6AD58516FC44B1343887E809"
            },
            "userIdentity": {
                "principalId": "300034963247836315"
            }
        }
    ]
}