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    "basic_info": {
        "name": "邓睿",
        "gender": "男",
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        "location": "",
        "work_years": "2.0"
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    "education": [
        {
            "school": "中南林业科技大学",
            "major": "电子信息工程",
            "degree": "本科",
            "graduation_year": "2024"
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    "job_intention": {
        "expected_position": "FPGA开发",
        "expected_salary": "12-18K",
        "expected_city": "深圳",
        "availability": ""
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    "skills": [
        "Verilog HDL",
        "C语言",
        "嵌入式系统开发",
        "FPGA逻辑设计",
        "I²C",
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        "AXI总线协议",
        "Zynq PS-PL数据交互",
        "Nios II",
        "Avalon-MM总线接口",
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        "PLL"
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    "work_experience": [
        {
            "company": "苏州佳智彩光电科技有限公司",
            "position": "FPGA工程师",
            "duration": "2024\/07 - 2026\/09",
            "description": "负责公司光电检测设备中FPGA平台的全链路开发（RTL设计→仿真→板级验证→多部门联调），独立完成多款产品的核心逻辑交付；与嵌入式软件进行通讯，基于Zynq PS-PL数据交互，基于AXI总线协议，在PL侧实现PS端与PL端之间的高速数据交换。主导数字电源管理模块设计，基于Verilog实现多路DC-DC\/LDO的闭环控制、时序管理及硬件级保护机制，保障板卡供电可靠性；负责多协议显示接口（LVDS\/SPI\/QSPI）驱动开发，覆盖多款LCD\/OLED屏幕的点屏适配、图像渲染及信号完整性优化；开发I²C\/SPI等低速总线控制器及外设驱动（EEPROM\/ADC\/DAC\/温感），搭建固件在线更新与参数批量下发体系；配合硬件团队与嵌入式软件团队完成板级联调，使用ModelSim\/Vivado进行RTL仿真，借助示波器\/逻辑分析仪定位时序问题，确保产品按期量产。深度参与多个光电检测设备及显示控制相关项目，负责FPGA端全流程开发，工作涵盖电源管理与监控、低速串行接口驱动、显示屏初始化与数据流传输、固件Code下发，以及Nios II嵌入式软核系统集成。"
        }
    ],
    "project_experience": [
        {
            "name": "高精度显示面板测试用Pattern Generator（PG）信号发生系统",
            "role": "FPGA开发负责人",
            "duration": "2024\/07 - 2026\/09",
            "description": "项目背景：为满足光电检测设备中对OLED\/Mini-LED显示模组的标准化测试需求，开发一款基于FPGA的专用PG设备。该系统能够根据上位机指令，生成特定时序的测试图像（Pattern）并通过高速\/低速串行接口驱动显示屏，同时实时监控板卡多路电源轨的状态，确保测试过程的稳定性和可靠性。独立承担从底层RTL设计到部分嵌入式软件的全链路研发，核心成果如下：\n1. Zynq PS-PL数据交互：基于AXI总线协议，在PL侧实现PS端与PL端之间的高速数据交换，支持测试图像数据流下发、配置参数同步以及电源\/温度等状态信息回传。\n2. 多路电源精密监控与GPIO灵活复用：设计Verilog状态机实现多路可调电源轨精确上下电时序控制；通过I²C\/SPI总线驱动高精度ADC\/DAC，构建硬件级比较器实现微秒级硬件关断保护；开发动态可配GPIO模块。\n3. 低速外设通信、固件在线更新与显示初始化：编写I²C\/SPI\/QSPI协议控制器状态机；基于Nios II软核开发C语言硬件抽象层，实现固件数据批量在线更新；配合CRC校验与自动重传机制。\n4. 多分辨率LVDS高速显示接口驱动与测试图像生成：动态配置FPGA内部PLL生成精准时钟；配置内嵌SerDes模块映射至多路LVDS差分通道；在FPGA内部用纯逻辑资源生成多种RGB测试图案；支持多种分辨率无缝切换。"
        }
    ],
    "certifications": [
        "大学英语四级"
    ],
    "self_evaluation": "拥有两年FPGA研发经验，熟练掌握Verilog HDL与C语言。具备嵌入式系统开发与FPGA逻辑设计经验，精通I²C，SPI\/QSPI，LVDS等多种接口协议。具备高速接口与图像处理能力。熟练使用示波器、万用表、电子负载及逻辑分析仪等设备。能与硬件团队保持高效协作与沟通，推动项目按计划推进。"
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