简历解析详情

简历解析 #382

记录详情

返回列表
请求 ID
1-6a6884f2-15e101-a57ae133ec27
状态
success
创建时间
2026-07-28 18:33:06
ID id
382
请求 ID request_id
1-6a6884f2-15e101-a57ae133ec27
解析时间 parsed_at
2026-07-28 10:31:17
source_bucket source_bucket
langbowei-static
源对象 source_object
resumes/1-6a6884f2-15e101-a57ae133ec27__widget_1704704635359_0.pdf
对象大小 object_size
140461
文件类型 file_type
pdf
姓名 name
李振宁
手机号 phone
15017513382
event_name event_name
ObjectCreated:PutObject
event_time event_time
2026-07-28T10:31:15.000Z
region region
cn-hangzhou
etag etag
1798692BA9A6CC27586D3122BF211218
文本长度 text_length
4373
parsed_result parsed_result
JSON
{
    "basic_info": {
        "name": "李振宁",
        "gender": "男",
        "phone": "15017513382",
        "email": null,
        "age": "36",
        "birth_date": null,
        "location": "广州",
        "work_years": "9.7"
    },
    "education": [
        {
            "school": "华南理工大学",
            "major": "电子与信息",
            "degree": "硕士",
            "graduation_year": "2015"
        },
        {
            "school": "华南理工大学",
            "major": "电子科学与技术",
            "degree": "本科",
            "graduation_year": "2012"
        }
    ],
    "job_intention": {
        "expected_position": "FPGA开发",
        "expected_salary": "24-35K",
        "expected_city": "广州",
        "availability": null
    },
    "skills": [
        "高速ADC\/DAC芯片驱动配置与数据时序",
        "LVDS接口",
        "JESD204B接口",
        "HDMI\/DVI\/SDI视频接口电路及逻辑设计",
        "DDR3\/DDR4高速缓存逻辑控制",
        "高速SerDes传输接口调试与使用",
        "SPI\/UART\/I2C总线接口",
        "千兆\/万兆以太网",
        "USB3.0接口",
        "PCIe接口逻辑控制",
        "以太网UDP和TCP\/IP协议",
        "数字信号处理",
        "图像处理算法",
        "MATLAB仿真优化",
        "Xilinx\/Altera\/Lattice\/紫光FPGA开发工具",
        "Modelsim仿真",
        "Zynq SoC开发",
        "FPGA时序分析、约束及优化",
        "Sensor摄像头驱动控制",
        "MIPI接口数据处理",
        "ISP处理",
        "Verilog代码设计"
    ],
    "work_experience": [
        {
            "company": "高勘(广州)技术有限公司",
            "position": "高级FPGA工程师",
            "duration": "2023\/03 - Present",
            "description": "在研发部负责频谱侦测、BOTDR、208通道声学成像等项目的FPGA开发工作,包括FPGA系统架构规划、各模块代码编写仿真与调试、算法仿真与实现等。"
        },
        {
            "company": "广州瑞派医疗器械有限责任公司",
            "position": "FPGA工程师",
            "duration": "2017\/08 - 2023\/03",
            "description": "主要负责医用内窥镜图像视频处理器的FPGA逻辑控制和各种图像算法实现和优化,包括Sensor控制配置、图像算法FPGA实现、DDR4内存控制、PCIe数据传输、Microblaze软核控制视频解码与显示等。"
        },
        {
            "company": "广州多浦乐电子科技股份有限公司",
            "position": "FPGA开发",
            "duration": "2015\/07 - 2017\/07",
            "description": "在研发中心主持公司的超声相控阵、全聚焦成像项目的FPGA工作,包括元器件选型、协议文档撰写、资源评估、代码编写验证,并撰写获得两项发明专利授权。"
        },
        {
            "company": "深圳创显光电有限公司",
            "position": "FPGA工程师",
            "duration": null,
            "description": "独立负责视频发送盒上的Xilinx FPGA有关部分的电路设计、功能优化和Verilog代码实现,对视频图像进行实时处理以及发送,包括视频接口设计、格式转换、DDR3控制、千兆网传输及图像处理算法实现等。"
        }
    ],
    "project_experience": [
        {
            "name": "频谱侦测项目",
            "role": "独立负责FPGA开发",
            "duration": "2023\/03 - Present",
            "description": "采用Xilinx Zynq Ultrascale+,负责系统架构规划及模块代码调试。实现系统同步控制、JESD接口逻辑控制、DDR4高速读写、IQ数据采集、短时\/滑动FFT处理、镜像频率消除、异常信号捕捉及万兆网高速传输等。"
        },
        {
            "name": "BOTDR项目",
            "role": "独立负责FPGA开发",
            "duration": "2023\/03 - Present",
            "description": "采用Xilinx K7系列,实现高速ADC接口逻辑配置与数据接收、DDR3高速读写、FFT多帧功率平均处理、多ADC数据拟合算法处理及PCIe接口高速数据传输与参数交互。"
        },
        {
            "name": "208通道声学成像项目",
            "role": "独立负责FPGA开发",
            "duration": "2023\/03 - Present",
            "description": "采用国产安路FPGA,实现8通道音频芯片接口配置与数据接收处理、208通道数据采集与封装打包、千兆以太网高速数据传输与参数交互。"
        },
        {
            "name": "医用内窥镜图像视频处理器项目",
            "role": "FPGA工程师",
            "duration": "2017\/08 - 2023\/03",
            "description": "实现Sensor控制、自动曝光\/增益控制及ISP处理;实现视频缩放\/旋转\/拼接\/叠加及CLAHE等图像增强算法;完成DDR4内存控制、PCIe视频与参数传输、Microblaze控制HDMI\/Serdes视频解码与多接口显示。"
        },
        {
            "name": "超声相控阵与全聚焦成像系列项目",
            "role": "FPGA开发负责人",
            "duration": "2015\/07 - 2017\/07",
            "description": "主持32-128、128-128、64-128等多个超声仪器及板卡项目。实现ADC\/DAC驱动、全聚焦成像算法、FIR滤波、希尔伯特变换、千兆\/万兆网\/USB3.0数据传输等,并获两项发明专利授权。"
        },
        {
            "name": "视频发送盒项目",
            "role": "FPGA工程师",
            "duration": null,
            "description": "负责Xilinx FPGA电路设计与Verilog实现。完成SDI\/HDMI\/DVI\/DP视频接口设计与驱动、视频格式转换、DDR3高速缓存控制、千兆网UDP实时传输、SerDes多盒帧同步及图像降噪\/锐化\/去雾等算法实时实现。"
        }
    ],
    "certifications": [
        "发明专利:一种基于 FPGA 实现的高帧率超声全聚焦成像系统 (CN110927254B)",
        "发明专利:低功耗超声全聚焦成像系统及方法 (CN111413408B)"
    ],
    "self_evaluation": "1)熟悉各种高速ADC\/DAC芯片驱动配置与数据时序及接口逻辑控制(LVDS、JESD204B);2)熟悉HDMI、DVI、SDI等视频接口电路及逻辑设计;3)熟悉DDR3\/DDR4高速缓存逻辑控制及高速SerDes传输接口;4)熟悉SPI、UART、I2C、千兆\/万兆以太网、USB3.0、PCIe接口设计及TCP\/IP协议;5)精通数字信号处理、图像处理算法的MATLAB仿真及FPGA实现;6)熟悉Xilinx、Altera、Lattice等FPGA开发工具、Modelsim仿真、Zynq SoC开发及时序分析优化;7)熟悉各类Sensor摄像头驱动控制、增益曝光控制、LVDS\/MIPI数据处理及ISP处理。"
}
output_key output_key
parsed/resumes/1-6a6884f2-15e101-a57ae133ec27__widget_1704704635359_0.pdf.parsed.json
状态 status
success
error_message error_message
无数据
raw_event raw_event
JSON
{
    "events": [
        {
            "eventName": "ObjectCreated:PutObject",
            "eventSource": "acs:oss",
            "eventTime": "2026-07-28T10:31:15.000Z",
            "eventVersion": "1.0",
            "oss": {
                "bucket": {
                    "arn": "acs:oss:cn-hangzhou:1748673497100614:langbowei-static",
                    "name": "langbowei-static",
                    "ownerIdentity": "1748673497100614",
                    "virtualBucket": ""
                },
                "object": {
                    "deltaSize": 140461,
                    "eTag": "1798692BA9A6CC27586D3122BF211218",
                    "key": "resumes\/1-6a6884f2-15e101-a57ae133ec27__widget_1704704635359_0.pdf",
                    "objectMeta": {
                        "mimeType": "application\/pdf"
                    },
                    "size": 140461
                },
                "ossSchemaVersion": "1.0",
                "ruleId": "6ace21aabfd5f4f41034504922b3ff7128aa76bb"
            },
            "region": "cn-hangzhou",
            "requestParameters": {
                "sourceIPAddress": "172.16.0.155"
            },
            "responseElements": {
                "requestId": "6A6884F38ADC663333DADB80"
            },
            "userIdentity": {
                "principalId": "300034963247836315"
            }
        }
    ]
}
创建时间 created_at
2026-07-28 18:33:06