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        "name": "唐嘉鑫",
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        "birth_date": "2001\/01",
        "location": "北京",
        "work_years": "3.0"
    },
    "education": [
        {
            "school": "北京邮电大学",
            "major": "电子科学与技术",
            "degree": "本科",
            "graduation_year": "2023\/07"
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    "job_intention": {
        "expected_position": "FPGA工程师",
        "expected_salary": "面议",
        "expected_city": "广东省-深圳",
        "availability": null
    },
    "skills": [
        "FPGA\/CPLD开发",
        "Xilinx\/Altera\/安路平台",
        "Verilog",
        "VHDL",
        "SystemVerilog",
        "Vivado",
        "Quartus",
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        "Interlaken",
        "DDR",
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        "SGPIO",
        "AXI4",
        "ModelSim",
        "ChipScope",
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        "Tcl",
        "Git",
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        "BRAM",
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        "RLDRAM3",
        "TCAM",
        "双SBUSS板级管理",
        "电源时序",
        "在线升级",
        "40G\/100G报文识别镜像流控"
    ],
    "work_experience": [
        {
            "company": "北京浩瀚深度技术股份有限公司",
            "position": "FPGA工程师",
            "duration": "2023\/03 - Present",
            "description": "1、负责 DPI 产品线中 kg2000 整个设备的 RTL 设计与开发,基于 Xilinx Zynq UltraScale+ 平台,独立编写逻辑代码,完成模块级功能仿真与板级验证;\n2、独立设计异构产品线的 sbus 的设计与开发,配合硬件工程师完成 PCB 上板调试;\n3、使用 Vivado、quartus、ISE、TD 等软件完成综合、布局布线及时序收敛,编写 XDC约束文件;"
        }
    ],
    "project_experience": [
        {
            "name": "算网融合智能编排及可视化项目",
            "role": "FPGA模块负责人",
            "duration": "2024\/10 - Present",
            "description": "项目背景：融合网络处理与 AI 算力，支持以太网\/PCIe 双交换及 FPGA、多核 CPU、GPU 三类异构卡混插，通过 100G\/400G 接口动态分发流量，为加密流量识别与大模型推理提供高性能硬件基座。\n整体架构与职责：系统由以太网交换+双 cpu+双 sbus+pcie-Switch+BMC+外插卡等组成。独立完成双sbus以及 KP920 插卡的 sbus 的设计与调试。\n核心工作：基于 EF3L90CG400B-ALG，CABGA400 封装，采用 systemVerilog 实现电源上下电、复位、在位、sbus间通信、串口切换、风扇调速管理、前后插卡的在线升级功能等 CPLD 管理项。通过 i2c\/sgpio\/uart\/hisport 等接口协议实现指令接收与传递。通过状态机+计数器设计设备的上下电控制逻辑；设计 bmc 下发指令切换串口功能切换时间<100ns；设计 bmc 下发占空比输出 25kHz 的 PWM 波驱动风扇；通过 qspi接口实现 flash 的在线升级。\n量化成果：sbus 实现功能符合预期，系统运行稳定；项目已投入电信测试使用。"
        },
        {
            "name": "公共互联网安全 AI 监测加速系统",
            "role": "FPGA模块负责人",
            "duration": "2023\/01 - Present",
            "description": "项目背景：通过 100G\/40G 接口动态分发流量，提升加密流量识别、报文镜像与业务流控等。\n整体架构与职责：系统由外部路由+光模块+FPGA 等组成。独立完成 FPGA 新增功能的开发设计与调试。\n核心工作：基于 FPGA 完成报文的识别、镜像与流控系统。kg2000 设备基于 Xilinx Virtex-6、Kintex-7 , Altera Stratix V、Stratix III，采用 VHDL 实现 40g\/100g 的报文接收以及报文业务识别、业务流控、镜像、流记录上报等功能；9300 设备基于 Xilinx Virtex UltraScale+，采用 verilog 实现 4 个 100GE 报文接受以及报文业务识别、业务流控、镜像、流记录上报等功能。通过 Interlaken 接口接收报文；通过 DDR 接口、aurora 接口传送报文信息帧。通过 tcam 接口识别报文字段；通过 ddr4、Rldram3 接口实现同一连接报文信息同步关联以及流记录上报；通过外部 ram 实现策略映射对特定报文进行流控镜像。\n量化成果：根据客户需求增加多种报文镜像功能及镜像回染功能；修改镜像 app 功能替换镜像端口，提高镜像报文送分流的准确性；累计交付多个版本，支持现网使用，项目已量产。"
        }
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