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    "basic_info": {
        "name": "刘杰",
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    "education": [
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            "degree": "本科",
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        "UART",
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        "10GbE\/UDP",
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        "Shell",
        "Vivado",
        "ISE",
        "GOWIN EDA",
        "PDS",
        "AMD\/Xilinx (Zynq UltraScale+, Zynq 7000, KU, K7, A7)",
        "复旦微电子",
        "高云",
        "紫光同创",
        "FPGA时序收敛及资源优化",
        "AXI总线",
        "DDR\/FIFO缓存",
        "跨时钟域处理",
        "中断管理",
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        "高速DAC\/ADC配置与接口开发",
        "射频收发器配置",
        "时钟与频率合成器配置",
        "AI Agent驱动FPGA工具链自动化",
        "数字信号处理(DDS, FFT, FIR\/IIR, CIC)",
        "Linux环境下FPGA底层接口C代码开发",
        "PetaLinux系统适配"
    ],
    "work_experience": [
        {
            "company": "成都和为时代科技有限公司",
            "position": "FPGA逻辑⼯程师",
            "duration": "2022\/03 - Present",
            "description": "1. 作为公司FPGA方向主要开发人员，累计独立完成20余项FPGA项目及型号版本的开发交付，覆盖10余类差异化应用场景；在总体方案确定后，自主推进FPGA子系统详细设计、工程实现、板级调试、系统联调及问题闭环；\n2. 独立完成FPGA工程及Block Design搭建、RTL开发、IP核配置与集成、功能仿真、时序约束、综合实现、时序收敛、Bitstream生成及版本维护；\n3. 负责多源数据采集、缓存与高速传输功能开发，针对多通道、多时钟域及大带宽应用完成数据通路设计、性能调试和稳定性问题定位；\n4. 负责DDR\/FIFO缓存管理、跨时钟域处理、数据流调度、中断控制及DMA数据传输，实现FPGA与RK3588、嵌入式Linux及上位机之间的软硬件协同；\n5. 负责Linux环境下FPGA底层接口C代码开发与封装，完成设备节点访问、寄存器读写、DMA数据收发、状态查询及异常处理等功能，并以函数\/API形式提供给上层软件人员；\n6. 负责嵌入式Linux\/PetaLinux系统适配与部署验证，完成设备树配置、启动镜像制作、FPGA设备节点适配及软硬件联调；\n7. 负责系统集成和现场技术问题定位，协同嵌入式、上位机及测试人员完成整机验证，并输出接口协议、寄存器说明、版本发布及调试文档。"
        }
    ],
    "project_experience": [
        {
            "name": "三站时差定位与敌我识别信号侦收模拟设备",
            "role": "FPGA 主要开发人员",
            "duration": "2025\/12 - 2026\/05",
            "description": "技术平台：ZU5EG＋ZU5EV｜AD9680（14-bit、160 MSPS）、GPS时间同步、DDC、AXI DMA、10GbE\/UDP、DDR、PCIe\/XDMA\n项目简介：设备面向三站时差定位、敌我识别信号侦收及1030\/1090 MHz询问应答链路的基带信号采集。系统由ZU5EG信号采集处理板和ZU5EV数据缓存板组成，实现GPS高精度时间同步、基带信号采集与处理、算法结果组帧上报，以及采集数据经10GbE和PCIe传输至计算机落盘。\n个人职责与成果：\n1. 负责ZU5EG主设备和ZU5EV缓存板相关FPGA模块的详细设计、RTL开发、工程集成、板级调试及系统联调；\n2. 完成高精度GPS时间信息接收、时间校准及时间戳生成逻辑，实测80%以上的时差误差控制在10ns以内；\n3. 完成AD9680 LVDS采样接口及数字处理链路集成，接收14-bit、160 MSPS中频采样数据，经DDC下变频至零中频后完成跨时钟域处理；\n4. 负责DDC及后级算法模块的接口适配，对Mode 1\/2\/3\/A\/C\/S询问、应答码字解析结果分别进行组帧，并通过AXI DMA上报；\n5. 完成1030\/1090 MHz询问应答链路的基带数据采集，并通过10GbE\/UDP发送至ZU5EV缓存板；\n6. 独立完成ZU5EV缓存板的FPGA开发，实现10GbE\/UDP数据接收、DDR缓存管理及PCIe\/XDMA上报，构建完整数据通路。"
        },
        {
            "name": "机载语音电台（第三版）",
            "role": "FPGA 主要开发人员",
            "duration": "2024\/06 - 2024\/12",
            "description": "技术平台：XC7A200T（Artix-7）＋RK3588｜AD9361、WT4480F、PCIe\/XDMA、下抽\/内插、DeepFilterNet\n项目简介：设备用于机载语音信号的无线收发、编解码及实时降噪。第三版硬件升级为XC7A200T＋RK3588架构，FPGA负责AD9361基带收发、数字信号处理、语音编解码接口及数据传输，RK3588负责AI降噪和上层业务处理。\n个人职责与成果：\n1. 负责XC7A200T侧FPGA详细设计、RTL开发、工程实现、板级调试及系统联调；\n2. 完成AD9361配置及数字基带收发接口开发，实现接收链路下抽处理和发送链路内插处理；\n3. 完成WT4480F语音编解码接口开发，实现压缩语音及原始语音数据的接收、发送、缓存与通路控制；\n4. 基于PCIe\/XDMA实现XC7A200T与RK3588之间的数据和控制通路，并完成RK3588 Linux侧底层C接口封装；\n5. 完成AI降噪模型选型与工程集成，在RK3588上集成DeepFilterNet实时语音降噪链路；\n6. 完成AD9361收发、语音编解码、PCIe\/XDMA传输及AI降噪功能的联合调试。"
        },
        {
            "name": "多接口任务数据记录器",
            "role": "FPGA 主要开发人员",
            "duration": "2023\/03 - 2023\/12",
            "description": "技术平台：Kintex-7＋RK3588｜PCIe 2.0 ×4\/XDMA、DDR、SDI、Camera Link、5Gbps Aurora\/SRIO、同步串口、SPI\/GPIO\n项目简介：设备用于多路视频、图像、光纤及串行数据的同步采集、缓存和记录。系统由Kintex-7完成多源数据接收、DDR缓存管理及PCIe高速上报，RK3588负责数据读取、存储和系统控制；支持通过网络下发Bitstream并在线更新FPGA配置Flash。\n个人职责与成果：\n1. 独立负责Kintex-7侧全部FPGA功能的详细设计、RTL开发、IP核集成、仿真验证、时序约束、板级调试及系统联调；\n2. 基于PCIe 2.0 ×4\/XDMA实现高速数据传输，并通过SPI、GPIO完成命令交互与辅助控制；\n3. 完成SDI视频、Camera Link图像、5Gbps Aurora\/SRIO光纤及四路同步串口的数据接收与帧格式处理，实现多接口时钟域隔离与数据完整性监控；\n4. 实现多通道采集数据写入DDR，设计三缓冲轮转机制，解决多路异构数据并行采集的带宽竞争与跨时钟域问题；\n5. 独立完成FPGA配置文件在线更新功能，构建“网络下发—RK3588—PCIe\/XDMA—AXI DMA—FPGA侧Flash”的升级通路。"
        },
        {
            "name": "多体制基带信号源",
            "role": "FPGA 主要开发人员",
            "duration": "2022\/10 - 2023\/03",
            "description": "技术平台：ZU5EG＋AD9176（16-bit、12 GSPS）＋HMC7044｜JESD204B、DDR、SPI\n项目简介：设备用于多种常见调制信号的实时输出及外部波形文件回放。系统由ZU5EG完成数字信号生成算法模块集成、波形数据缓存与播放控制，通过JESD204B链路将数据传输至AD9176，并由HMC7044提供DAC及JESD204B链路所需的Device Clock和SYSREF时钟。\n个人职责与成果：\n1. 负责ZU5EG侧FPGA工程搭建、详细设计、RTL开发、IP核集成、时序约束、板级调试及系统联调；\n2. 完成数字信号生成模块的FPGA工程集成，负责模块接口适配、调制参数下发、跨时钟域处理及实时生成与文件回放模式切换；\n3. 实现外部波形文件回放功能，完成波形数据接收、DDR缓存、速率匹配及播放控制，保证高速DAC数据连续输出；\n4. 完成ZU5EG至AD9176的JESD204B发送链路搭建与配置，实现12 GSPS DAC采样率下的稳定数据输出；\n5. 完成AD9176和HMC7044的SPI寄存器配置，负责DAC工作模式、JESD204B链路参数及Device Clock、SYSREF等时钟参数设置；\n6. 配合算法及测试人员完成输出波形验证，定位并解决JESD204B链路、时钟同步及数据连续性等问题。"
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