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周

周斯尧resume_parse_logs.name

初筛完成 1-6a688b51-15c718-8d40efdc438b
13395995695resume_parse_logs.phone 硕士 · 厦门大学resume_fetch_logs.raw_data.data._widget_1704704608270 / resume_fetch_logs.raw_data.data._widget_1704704608271
FPGA工程师-深圳 resume_fetch_logs.raw_data.data._widget_1704718033203 下载简历
综合评分 91 match_score
公式得分 90
公式计算
90*50%/0.55 + 95*5%/0.55 = 90分
推荐结论：待定 recommendation
深圳 线下（源政创业大厦） 大小周(早9晚9)，研发攻关期加班 期望到岗 2026-07-31 22K - 30K 中位 26K
关键优势 summary.key_strengths
  • FPGA与图像处理算法落地经验丰富，项目成果明确
  • 熟练掌握Verilog及多种高速接口，技术栈与岗位高度契合
主要顾虑 summary.key_concerns
  • 正式工作年限约2年，略低于JD要求的3年
  • 缺失LVDS经验（筛选标准强调），且未明确表态接受大小周及期望薪资
推荐总结 summary.recommendation_summary
技术能力匹配度高，但信息覆盖率低于60%，且存在年限和关键接口经验的潜在风险，建议补充信息后综合评估。
JD 要求 dimensions.tech_power.jd_requirement
硬性要求
3年以上FPGA经验，精通Verilog，熟悉PCIE/LVDS等高速接口，具备图像处理算法硬件实现能力。
简历满足情况 high dimensions.tech_power.resume_fulfillment
90 公式 82
公式计算
90*50%/0.55 = 82分
具备约2年FPGA及图像处理经验，精通Verilog，有PCIE/JESD204b等高速接口经验，图像处理项目成果丰富，但缺乏LVDS经验且年限略差。
JD 要求 dimensions.stability.jd_requirement
稳定性
未明确说明，按常规稳定性标准评估。
简历满足情况 low dimensions.stability.resume_fulfillment
信息不足 （50）
2024年硕士毕业，仅有一段正式工作经历（2024.08至今），无历史跳槽记录，但样本不足。
JD 要求 dimensions.salary_match.jd_requirement
薪资匹配
期望薪资范围：22-30K。
简历满足情况 low dimensions.salary_match.resume_fulfillment
信息不足 （50）
简历未提供期望薪资信息。
JD 要求 dimensions.pace_match.jd_requirement
节奏匹配
深圳线下办公，大小周(早9晚9)，期望到岗2026-07-31。
简历满足情况 low dimensions.pace_match.resume_fulfillment
信息不足 （60）
现居深圳，但未明确接受大小周/早9晚9工作节奏，未提供到岗时间。
JD 要求 dimensions.communication.jd_requirement
简历呈现
此项为简历信息表达质量评估，JD无直接要求。
简历满足情况 high dimensions.communication.resume_fulfillment
95 公式 9
公式计算
95*5%/0.55 = 9分
简历排版清晰，项目经历描述详实，包含具体技术动作与量化业务结果，表达质量优秀。

版本对比

共 4 个版本
版本 解析时间 城市/薪资 综合评分 推荐结论 初筛状态
v4
07-31 13:04 — 96 待定 成功
v3
07-31 12:56 — 81 强烈推荐 成功
v2
07-30 20:24 深圳 · 22K - 30K 98 待定 成功
v1 当前
07-28 18:58 深圳 · 22K - 30K 91 待定 成功
共 4 个版本 · 蓝色高亮行为当前查看版本 · 点击其他行可跳转
处理概览
当前状态 初筛完成
投递时间 07-28 18:58:26
初筛时间 07-28 11:00
AI 模型 qwen3.7-plus
查看原始日志
简历获取
ID: 373
简历解析
ID: 416
简历初筛
ID: 400
JD 分析 jd_analysis
薪资范围jd_analysis.salary_range
22K - 30K （中位 26K）
工作环境 jd_analysis.job_environment
工作城市
深圳
工作安排
线下（源政创业大厦）
工作节奏
大小周(早9晚9)，研发攻关期加班
公司阶段
高速成长期企业
期望到岗
2026-07-31
必须要求 jd_analysis.must_requirements
  • 统招本科以上学历
  • 3年以上图像处理/信号处理算法FPGA开发经验
  • 熟练掌握Verilog语言
  • 高速信号调试经验，熟悉MIPI, PCIE, USB, LVDS
  • 大规模电路逻辑设计和调试，解决复杂时序问题
  • 熟练阅读英文文档
  • 接受研发攻关期加班和压力
优先要求 jd_analysis.preferred_requirements
图像处理/视觉算法硬件逻辑实现经验 (high) LVDS接口经验 (high) MIPI/USB接口经验 (medium)
维度评分 dimensions
硬性要求 dimensions.tech_power.raw_score
90
公式 82
公式计算
90*50%/0.55 = 82分
稳定性 dimensions.stability.raw_score
信息不足
薪资匹配 dimensions.salary_match.raw_score
信息不足
节奏匹配 dimensions.pace_match.raw_score
信息不足
简历呈现 dimensions.communication.raw_score
95
公式 9
公式计算
95*5%/0.55 = 9分
硬性要求 high dimensions.tech_power.resume_fulfillment
90 公式 82
公式计算
90*50%/0.55 = 82分

具备约2年FPGA及图像处理经验，精通Verilog，有PCIE/JESD204b等高速接口经验，图像处理项目成果丰富，但缺乏LVDS经验且年限略差。

稳定性 low dimensions.stability.resume_fulfillment
信息不足 （50）

2024年硕士毕业，仅有一段正式工作经历（2024.08至今），无历史跳槽记录，但样本不足。

薪资匹配 low dimensions.salary_match.resume_fulfillment
信息不足 （50）

简历未提供期望薪资信息。

节奏匹配 low dimensions.pace_match.resume_fulfillment
信息不足 （60）

现居深圳，但未明确接受大小周/早9晚9工作节奏，未提供到岗时间。

简历呈现 high dimensions.communication.resume_fulfillment
95 公式 9
公式计算
95*5%/0.55 = 9分

简历排版清晰，项目经历描述详实，包含具体技术动作与量化业务结果，表达质量优秀。

综合评分 91 match_score
公式得分 90
公式计算
90*50%/0.55 + 95*5%/0.55 = 90分
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